数字电路习题-第七章

北京理工大学数字电路第七章答案二进制数10101转换为十进制数后为（） [单选题] *A.15B.21(正确答案)C.18D.10逻辑函数式D+D，简化后结果是（） [单选题] *A.2DB.D(正确答案)C.D²D.0一位十六进制数可以用二进制数来表示，需要二进制的位数是（） [单选题] *A.1B.2C.4(正确答案)D.16当决定某个事件的全部条件都具备时，这件事才会发生。

这种关系称为（） [单选题] *A.或逻辑B.与逻辑(正确答案)C.非D.异或010*********的8421码为（） [单选题] *A.496(正确答案)B.495C.598D.4694位二进制数可用十六进制数来表示，需要十六进制的位数是（） [单选题] *A.1(正确答案)B.2C.3D.48421BCD码用4位二进制数表示十进制数的位数是（） [单选题] *A.1(正确答案)B.2C.3D.4在数字电路中，不属于基本逻辑门是（） [单选题] *A.与门B.或门C.非门D.与非门(正确答案)如图所示门电路，电路实现的逻辑式Y= [单选题] *A.Y=(AB)\B.Y=ABC.Y=A+B(正确答案)D.Y=(A+B)\如图所示的波形图表示的逻辑关系是（）[单选题] *A.F=A·B(正确答案)B.F=A+BC.F=（A·B）\D.F=（A+B）\异或门F=A⊕B两输入端A、B中，A=1，则输出端F为（） [单选题] *A.A⊕BB.B\(正确答案)C.BD.0下列表所示的真值表完成的逻辑函数式为（）[单选题] *A.F=ABB.F=ABC.F=A⊕BD.F=A+B(正确答案)当A=B=0时，能实现F=1的逻辑运算是（） [单选题] *A.F=A·BB.F=A+BC.F=A⊕BD.F=(A+B)\(正确答案)八位二进制数能表示十进制数的最大值是（） [单选题] *A.255(正确答案)B.248C.192D.168将(01101)2转换为十进制数为（） [单选题] *A.13(正确答案)B.61C.51D.25逻辑函数式Y=A+A，化简后的结果是（） [单选题] *A.2AB.A(正确答案)C.1D.A2逻辑函数式Y=EF+E\+F\的逻辑值为（） [单选题] *A.EFB.(EF)\C.0D.1(正确答案)以下表达式中符合逻辑运算法则的是（） [单选题] *=C2B.1+1=10C.A·1=1D.A+1=1(正确答案)当逻辑函数有n个变量时，取值组合有（） [单选题] *A.nB.2nC.n²D.2"(正确答案)二进制数码为(11101)，则对应的十进制数为（） [单选题] *A.29(正确答案)B.28C.13D.14下列说法中与BCD码的性质不符的是（） [单选题] *A.一组四位二进制组成的码只能表示一位十进制B.BCD码是一种人为选定的0~9十个数字的代码C.BCD码是一组四位二进制数，能表示十六以内的任何一个十进制数(正确答案)D.BCD码有多种数字信号和模拟信号的不同之处是（） [单选题] *A.数字信号在大小上不连续，时间上连续，而模拟信号则相反B.数字信号在大小上连续，时间上不连续，而模拟信号则相反C.数字信号在大小、时间上均不连续，而模拟信号则相反(正确答案)D.数字信号在大小、时间上均连续，而模拟信号则相反“与非”运算的结果是逻辑“0”的输入是（） [单选题] *A.全部输入是“0”B.任一输入是“0”C.仅一输人是“0”D.全部输入是“1”(正确答案)相同为“0”不同为“1”，它的逻辑关系是（） [单选题] *A.或逻辑B.与逻辑C.异或逻辑(正确答案)D.同或逻辑一只四输入端或非门，使其输出为“1”的输入变量取值组合有种。

第七章可编程逻辑器件PLD第一节基本内容一、基本知识点（一）可编程逻辑器件PLD基本结构可编程逻辑器件PLD是70年代发展起来的新型逻辑器件，相继出现了只读存储器ROM、可编程只读存储器PROM、可编程逻辑阵列PLA、可编程阵列逻辑PAL、通用阵列逻辑GAL 和可擦写编程逻辑器件EPLD等多个品种，它们的组成和工作原理基本相似。

PLD的基本结构由与阵列和或阵列构成。

与阵列用来产生有关与项，或阵列把所有与项构成“与或”形式的逻辑函数。

在数字电路中，任何组合逻辑函数均可表示为与或表达式，因而用“与门－或门”两级电路可实现任何组合电路，又因为任何时序电路是由组合电路加上存储元件（触发器）构成的，因而PLD的“与或”结构对实现数字电路具有普遍意义。

在PLD中，输入电路中为了适应各种输入情况，每一个输入信号都配有一缓冲电路，使其具有足够的驱动能力，同时产生原变量和反变量输出，为与门阵列提供互补信号输入。

输出电路的输出方式有多种，可以由或阵列直接输出，构成组合方式输出，也可以通过寄存器输出，构成时序方式输出。

输出既可以是低电平有效，也可以是高电平有效；既可以直接接外部电路，也可以反馈到输入与阵列，由此可见PLD的输出电路根据不同的可编程逻辑器件有所不同。

（二）可编程逻辑器件分类1.按编程部位分类PLD有着大致相同的基本结构，根据与阵列和或阵列是否可编程，分为三种基本类型：（1）与阵列固定，或阵列可编程（2）与或阵列均可编程（3）与阵列可编程，或阵列固定归纳上述PLD的结构特点，列于表7-1。

表7-1 各种PLD的结构特点2.按编程方式分类（1）掩膜编程（2）熔丝与反熔丝编程（3）紫外线擦除、电可编程（4）电擦除、电可编程（5）在系统编程（Isp）（三）高密度可编程逻辑器件HDPLD243通常衡量可编程逻辑器件芯片的密度是以芯片能容纳等效逻辑门的数量，一般是以2000为界限，即芯片容纳等效逻辑门小于2000门，称它为低密度可编程逻辑器件或简单的可编程逻辑器件（SPLD），若大于2000等效逻辑门，称为高密度可编程逻辑器件（HDPLD）。

第七章（脉冲波形的产生与整形）作业1、简述单稳态触发器的功能特点，举例说明其应用。

由CMOS 门组成的微分型单稳态触发器如图7-1所示。

设电阻R =1k Ω，电容C =0.1μF ，试计算该电路的暂稳态时间。

图7-1 微分型单稳态触发器 解：单稳态触发器只有一个稳定状态，一个暂稳态。

在外加脉冲的作用下，单稳态触发器可以从一个稳定状态翻转到一个暂稳态。

由于电路中RC 延时环节的作用，该暂态维持一段时间又回到原来的稳态，暂稳态维持的时间取决于RC 的参数值。

利用单稳态触发器的特性可以实现脉冲整形，脉冲定时等功能。

暂稳态时间为：ms RC tw 069.0101.01069.02ln 63=⨯⨯⨯==-2、简述施密特触发器的功能特点，举例说明其应用。

图7-2所示的是施密特触发器74LS14与其输入端电压V I 的波形，试画出输出电压V O 的波形。

图7-2 施密特触发器 解：施密特触发器也有两个稳定状态，但与一般触发器不同的是，施密特触发器采用电位触发方式，其状态由输入信号电位维持；对于负向递减和正向递增两种不同变化方向的输入信号，施密特触发器有不同的阈值电压。

1. 波形变换2. 脉冲波的整形3. 脉冲鉴幅 4、构成多谐振荡器3、用定时器555组成多谐振荡器，要求输出电压V O 的方波周期为1ms ，试选择电阻与电容的数值，并画出电路图。

解：周期T 计算如下：121269.0C R R T ）（+=取C 1=0.1μF ，R 2=5.1k Ω则有：Ω=⨯-⨯=⨯⨯-⨯⨯=-=--k R C T R 3.4102.101045.1101.52101.069.010269.0343632114、试分析如图7-3所示脉冲信号产生电路。

(1)说明该电路各部分的功能。

(2)画出A 、B 、C 和v O 各点波形。

(3)已知施密特触发器CT4014的V T+=1.6V ，V T -=0.8V 。

求电路的输出脉宽t W 。

第七章可编程逻辑器件PLD第一节基本内容一、基本知识点（一）可编程逻辑器件PLD基本结构可编程逻辑器件PLD是70年代发展起来的新型逻辑器件，相继出现了只读存储器ROM、可编程只读存储器PROM、可编程逻辑阵列PLA、可编程阵列逻辑PAL、通用阵列逻辑GAL 和可擦写编程逻辑器件EPLD等多个品种，它们的组成和工作原理基本相似。

PLD的基本结构由与阵列和或阵列构成。

与阵列用来产生有关与项，或阵列把所有与项构成“与或”形式的逻辑函数。

在数字电路中，任何组合逻辑函数均可表示为与或表达式，因而用“与门－或门”两级电路可实现任何组合电路，又因为任何时序电路是由组合电路加上存储元件（触发器）构成的，因而PLD的“与或”结构对实现数字电路具有普遍意义。

在PLD中，输入电路中为了适应各种输入情况，每一个输入信号都配有一缓冲电路，使其具有足够的驱动能力，同时产生原变量和反变量输出，为与门阵列提供互补信号输入。

输出电路的输出方式有多种，可以由或阵列直接输出，构成组合方式输出，也可以通过寄存器输出，构成时序方式输出。

输出既可以是低电平有效，也可以是高电平有效；既可以直接接外部电路，也可以反馈到输入与阵列，由此可见PLD的输出电路根据不同的可编程逻辑器件有所不同。

（二）可编程逻辑器件分类1.按编程部位分类PLD有着大致相同的基本结构，根据与阵列和或阵列是否可编程，分为三种基本类型：（1）与阵列固定，或阵列可编程（2）与或阵列均可编程（3）与阵列可编程，或阵列固定归纳上述PLD的结构特点，列于表7-1。

表7-1 各种PLD的结构特点2.按编程方式分类（1）掩膜编程（2）熔丝与反熔丝编程（3）紫外线擦除、电可编程（4）电擦除、电可编程（5）在系统编程（Isp）（三）高密度可编程逻辑器件HDPLD243通常衡量可编程逻辑器件芯片的密度是以芯片能容纳等效逻辑门的数量，一般是以2000为界限，即芯片容纳等效逻辑门小于2000门，称它为低密度可编程逻辑器件或简单的可编程逻辑器件（SPLD），若大于2000等效逻辑门，称为高密度可编程逻辑器件（HDPLD）。

第七章D/A 和A/D 转换器7.1填空1、8位D/A转换器当输入数字量只有最高位为高电平时输出电压为5V,若只有最低位为高电平，则输出电压为40mV 。

若输入为10001000，则输出电压为5.32V 。

2、A/D转换的一般步骤包括采样、保持、量化和编码。

3、已知被转换信号的上限频率为10kH Z，则A/D转换器的采样频率应高于20kH Z。

完成一次转换所用时间应小于50μs。

4、衡量A/D转换器性能的两个主要指标是精度和速度。

5、就逐次逼近型和双积分型两种A/D转换器而言，双积分型抗干扰能力强；逐次逼近型转换速度快。

7.2CPU O-0.625V-1.25V-1.875V-2.5V7.32R 2R 2R 2R2R R R R 2R Q0 Q1 Q2 Q33RRRU O&-+-+CP ui+ -四位二进制计数器RdV AG首先将二进制计数器清零，使U o=0。

加上输入信号（U i>0)，比较器A输出高电平，打开与门G，计数器开始计数，U o增加。

同时U i亦增加，若U i>U o，继续计数，反之停止计数。

但只要U o未达到输入信号的峰值，就会增加，只有当U o=U imax 时，才会永远关闭门G，使之得以保持。

7.41、若被检测电压U I(max)=2V，要求能分辨的最小电压为0.1mV,则二进制计数器的容量应大于20000；需用15位二进制计数器2、若时钟频率f CP=200kH Z，则采样时间T1=215×5μs=163.8ms3、TRC2V5V1⨯=RC=409.5ms7.5 1、完成一次转换需要36μs2、A/D转换器的输出为0100111118。

第七章 时序逻辑电路1.电路如图P7.1所示，列出状态转换表，画出状态转换图和波形图，分析电路功能。

图P7.1 解：（1）写出各级的W .Z 。

D 1=21Q Q ，D 2=Q 1，Z=Q 2CP( 2 ) 列分析表( 3 ) 状态转换表（4）状态转换图和波形图。

图7.A1本电路是同步模3计数器。

2. 已知电路状态转换表如表P7.1所示，输入信号波形如图P7.2所示。

若电路的初始状态为Q2Q1 = 00，试画出Q2Q1的波形图（设触发器的下降沿触发）。

Q 2 Q 1 D 2 D 1 Q 2n+1 Q 1n+1 Z0 0 0 1 0 1 0 0 1 1 0 1 0 0 1 0 0 0 0 0 1 1 1 1 0 1 0 1Q 2 Q 1 Q 2n+1 Q 1n+1 Z0 0 0 1 0 0 1 1 0 0 1 0 0 0 1 1 1 1 0 1CPCP X Q 1 0Q 2 0 Z CP Q 1 0 Q 1 0Z ( b ) Q 2 Q 1 /Z( a )011解：由状态转换表作出波形图3. 试分析图P7.3所示电路，作出状态转换表及状态转换图，并作出输入信号为0110111110相应的输出波形（设起始状态Q 2Q 1 = 00）。

( a )( b )解：（1）写W .Z 列分析表J K( 2 )CPX图P7.3CPX Q 1 0 Q 1 0 Z图P7.A2（3）作出输出波形图：1 根据状态转换表，作出状态的响应序列，设y = Q 2Q 1 X ： 0 1 1 0 1 1 1 1 1 0 y n ： 0 02 1 0 2 13 3 3 y n+1： 0 2 1 0 2 1 3 3 3 0 Z ： 1 1 1 1 1 1 1 0 0 12 根据状态响应序列画响应的输出波形。

4.。

X ：Z ：0 0 0 0 0 0 0 0 0 0 1 1 0 0 … 解：（1）建立原始的状态转换图和状态转换表 设：A --- 输入“0”以后的状态。

CHAPTER 7P7.1. Assume that all nodes start at 0V. The first row outputs will be at DD T V V -. Since thesenodes are also the gate nodes of the second row of transistors, their source nodes will be at 2DD T V V -. Likewise, the last row of transistors have voltages of 3DD T V V -. However, this value is below 0V so we leave them at 0V.1.2V1.2V0.73V 0.73V 0.73V0.33V0.33V0.33V0V0V0VP7.2. (a)(b)(c)(d)P7.3. (a) First calculate V Q .()01.80.51.15Q DD T DD T V V V V V Vγ=-=-+=--=Since this is slightly below 1.3V (voltage at which the PMOS turns on), we assume that the PMOS is slightly on. Since the PMOS’s V GS is quite low (because Q is high) and its V DS is quite high (because Q is low), the transistor is very likely in saturation. Similarly for the NMOS, because its V GS is high and its V DS is low, it’s likely in the linear region. Equating the two currents:()()()()()()()()22,,222211DSNDSN CN NQ Q CN NSDP sat DSN linV N N OX GSN T DSN P sat OX GSP T V GSP T CP PN V N N OX Q T Q P sat OX DD Q T V DD Q T CP PE L N I I W C V V V W v C V V V V E L L W C V V V W v C V V V V V V E L L μμ=---=-++----=--++For simplicity we shall assume that 11Q CN NV E L +≈ and220QV ≈.()()()2N N OX Q T QP sat OX DD Q T DD Q T CP P NW C V V V W v C V V V V V V E L L μ---≈--+Solve to produce:0.0080V Q V ≈When the CLK goes low, the intermediate output suffers from clock feedthough. To calculate the effects of clock feedthrough, let us first compute the capacitances involved. The capacitance from the clock signal to Q is:(.2/)(.2)0.0.4fF GS OL C C fF um um ===The capacitance from the Q to ground is:()()()(),310.2320.2 1.4fF Q DN IN inv d g C C C C W C W =+=+=+=The capacitive feedthrough equation is:()210.04 1.80.05V 0.04 1.41.150.05 1.1VGS CLK Q GS Q Q Q Q C V V C C V V V -∆∆===-++=+∆=-=To get the new value of Q V , first determine the determine the regions of operation of the transistors in the inverter by calculating V S . Then, once again, use the currentequations to determine Q V .Since the new voltage of V Q is still greater than the switching voltage, the transistors are in the same regions:()()()()()()2000460.4100.2810P N sat OX DD Q T Q N N OX Q T DD Q T CP P OXW L v C V V V V W C V V V V V E L C μ---≈---+⨯⨯≈()()()21.8 1.10.50.2270OX C --()()0.016V1.10.5 1.8 1.10.5 4.8≈---+(b) In this case 1.8Q DD V V V == and 0Q V =. Clock feedthrough has no effect since the transmission gate CLK signals cancel each other out.()()()()()()()(),3151515315(23)312.5102100.2110(2)0.23(210)(0.2)312.5101100.2257.532.5pass pass inv d inv eqn g eff g eqn d t R C R C R C W C W C W R C Wps ps ps----=+=+++⎡⎤=⨯⨯+⨯+⨯+⎣⎦⨯⨯=+=P7.4.a. Out A BC =+BBOutb. Out AB BC C =++Outc. ()Out A B C AB ABC AB =+++=+BBOutd. ()()1Out A B C AB ABC AB AB C AB A B =+++=+=+==+OutP7.5.a. ()Out A B C =+b. ()()Out A B C D E =+++ P7.6.a. Out A BC =+c bclkclkV DDb. Out AB BCC =++a bclkclkV DDc.()Out A B C AB ABC AB =+++=+V DDd.()()()Out A B C AB A B C A B AB=+++=+++=+aclkclkV DDP7.7.Assuming that one of the transistors in each transmission gate is being driven by a min-sized inverter:a.()()()()122333passinvRC R R RLERC R R+====b.()()()()()()()()313133313133AAinvCCinvRRC RLERC R RRRC RLERC R R========()()()()339333BBinvRRC RLERC R R====P7.8.a. Out A sel B sel =⋅+⋅b.R inv 6.25k ΩC inv,diff 1.2fF C pass,gate 0.8fF C pass,diff0.8fFR pass 6.25k ΩCpass,diff0.8fFCpass,gate0.8fFfC inv,gate2.4f fFCpass,diff0.8fFc. ()()(),,,,,,2A C inv inv diff pass gate pass diff inv pass inv gate pass gate pass diff t R C C C R R fC C C -=++++++ d. (),,inv inv LOADC out inv diff LOAD inv inv diffR R C t fC C R C f f-=+=+ e.()()()()(),,,,,,,,220inv inv diff pass gate pass diff inv pass inv gate pass gate pass diff inv LOADinv inv diff inv LOAD inv pass inv gate t R C C C R R fC C C R C R C fR C dtR R C df f f =++++++++=+-===3.2=P7.9. In both of these cases, the logical effort is the same due to the fact that the longest pathfrom output to ground is three transistors long. Assume that the CLK arrives ahead of the signals. Then,12()26663R R LE R λλ+== P7.10. We will use 0.18um technology and the node names below:W=4W=4OutFor the two inverter inputs:()()()3230.2 1.2fF inv g C C W ===For the pass gate inputs:()0.4fF pass g C C W ==At node x:()(3)(2) 1.4x eff eff g C C W C W C W fF =++=At node y:()2((2))(2)2y eff g eff C C W C W C W fF =++=At node Out:()((2))(2) 1.2out eff g eff C C W C W C W fF =++=The shortest path is through the one of the G ND input nodes to the output:()()()()min 212.5 1.4212.5 1.247.5x out t RC RC k fF k fF ps =+=+=The longest path is through one of the inverters to the output.()()()()()()max 2312.5 1.4212.52312.5 1.2112.5sx y out t RC RC RC k fF k fF k fF p =++=++=P7.11. At 0t =: DD F V =0X =?Y =.When the a goes high the first time, the voltage at X would be computed using the charge-sharing formula:()101.21V 210F DDX X F C V V C C ===++But because the maximum allowable voltage at node x is 0.734V, set 0.734V X V = Then recomputed V F :()()()()10 1.220.734 1.05V 10F DD X X F F C V C V V C --===When Phi goes down, F DD V V = and V X and V Y remains the same. The next time the Phi goes up, all the internal nodes are 0. When Phi goes down, F DD V V = and V X and V Y remains at 0. P7.12.P7.13.a. The input settings that give you the worst-case charge sharing are any of 1a c e === and both of 0b d ==. Essentially, what you are doing it trying to create the greatest amount of parasitic capacitances without creating a path to G ND .b. Assuming that transistors share nodes to reduce capacitance.()()()()()()()12*11125(3)(5) 5.2fF 333190.2 1.8fF 5.2 1.8 1.34V 5.2 1.8g d g d C C W C W C W C C W W W C V V C C =++==++=====++ The actual voltage would be larger than this since the internal node cannot rise above V DD -V T .c. This circuit fails if the worse case voltage falls below the switching voltage which can be computed to be V S =0.92V. Therefore, the circuit will operate properly. P7.14. Both of these circuits act as latches. When EN is on, there is a path from the output toeither V DD or G ND . The first latch is better than the second because the second latch suffers from charge sharing. When EN is off, there is no path from the output to either of the sources, if IN is switching it is possible for whatever charge that is held on OUT to be shared with the internal nodes between the two NMOS’s or the two PMOS’s. Therefore, the second one is not as good as the first one. P7.15.a.OUT OL X DD TV V V V V ==-b. First, let ’s find the required change in voltage:()()2OUT DD OLX DD T DD T TV V V V V V V V V ∆=-∆=+--=Now, let’s set up the clock feedthrough equation and solve for C b :22b OUT X b XX X T Xb OUT X DD OL TC V V C C V C V C C V V V V V ∆∆=+∆==∆-∆--。

数字电子技术第7章习题答案
1. 什么是逻辑门？
答：逻辑门是数字电路中的基本组件，用于对输入进行逻辑运算并产生输出。

2. 列举几种常见的逻辑门。

答：与门、或门、非门、异或门、与非门、或非门等。

3. 什么是真值表？
答：真值表是一种用来展示逻辑函数输入与输出关系的表格，其中列出了所有可能的输入和对应的输出。

4. 什么是逻辑电路？
答：逻辑电路是指由逻辑门组成的电路，用于对输入进行逻辑运算并产生输出。

5. 什么是卡诺图？
答：卡诺图是一种用于最小化逻辑函数的图形化工具，通过将函数的真值表转化为图形，可快速找到最小化的逻辑表达式。

6. 什么是多路复用器？
答：多路复用器是一种数字电路，可以选择不同的输入并将其发送到一个输出线上。

7. 什么是解码器？
答：解码器是一种数字电路，用于将二进制数字输入转换为对应的输出，通常用于驱动其他数字电路中的寄存器、计数器等。

8. 什么是编码器？
答：编码器是一种数字电路，用于将多个输入端连接到一个二进制数字输出端，也可以实现将多个开关等输入转换为一个数字信号输出。

9. 什么是计数器？
答：计数器是一种数字电路，可用于记录电路所经过的时间或事件数量，通常用于计时器、频率计等应用。

10. 什么是触发器？
答：触发器是一种数字电路，可用于存储和控制数字信号，通常用于存储器、寄存器等应用。

第七章 部分习题 7-7解: 解：（c ）（1）输出是输入和Q 的函数Z=F （X ，Q ），所以是米里型时序电路； （2）输出方程：Z=X ⊕Q ；驱动方程：T=Z=X ⊕Q ；次态方程（状态方程）：Q n+1=T ⊕Q= X ⊕Q ⊕Q=X（3）（4）（5）波形图：当输入 X=000101011，初态为0时 Q=0000101011 Z=000111110如果使输入与时钟同步，则输出无毛刺。

7-8 解：（a ） 1． 米里型2． 输出方程： Z=XQ 1Q 0；驱动方程： J 1=X ，K 1=X+Q 0=XQ 0J 0=XQ 1，K 0=X次态方程（状态方程）：Q 1n+1=J 1Q 1+K 1Q 1=XQ 1+XQ 0Q 1=X(Q 1+Q 0)Q 0n+1=J 0Q 0+K 0Q 0=XQ 1Q 0+XQ 0=X(Q 1+Q 0)Q n+1CP X Q Z3．4.7-12某同步时序电路的逻辑方程如下：驱动方程：nQ X T 01⊕=，n Q X T 10=；输出方程：n Q X Z 1=。

要求： 解:1．同步时序电路的逻辑图示于图，这是米里型的状态机。

2．（a ）状态方程： Q 1n+1=T 1⊕Q 1=X ⊕Q 0⊕Q 1Q 0n+1=T 0⊕Q 0=XQ 1⊕Q 0=XQ 1Q 0+XQ 0+Q 1Q 0（b ）状态转换表： （c ）状态转换图：(Q 1Q 0n+1Q7-15解：（a ）“11”检测器，不重叠。

S 0：初始状态，输出0； S 1：输入一个“1”，输出0； S 2：输入两个“1”，输出1；（b ） “101”检测器，可重叠。

S 0：初始状态；S 1：输入序列为“1”；S 2：输入序列为“10”；S 3：输入序列为“101”；（c ）（d ）略7-34 “011”序列检测器，可重叠。

解：1．采用D（a ） 米里型状态图： S 0：初始状态；S 1：输入序列为“0”； S 2：输入序列为“01”；S 3：输入序列为“011”； （b ） 状态表（两种画法均可）：（c ） 状态化简：由观察法知，S 0、S 3等价。

习题77.1 说明时序逻辑电路和组合逻辑电路在逻辑功能上和电路结构上有何不同？答：逻辑功能上：组合逻辑电路的输出信号仅与当时的输入信号有关；而时序逻辑电路输出信号不仅与当时的输入信号有关，而且还与电路原来的状态有关。

电路结构上：组合逻辑电路输出输入之间没有反馈延迟通路，并且电路中不含记忆单元；而时序逻辑电路除包含组合电路外，还有存储电路，有记忆功能。

7.2 试画出图P7.2电路在一系列CP 信号作用下1Q 、2Q 、3Q 的输出电压波形。

设各触发器的初始状态为0。

解：由图知此电路是异步时序电路，各触发器时钟脉冲信号的表达式分别为：（1）J1 = K1 = 1 CP1 = CP 并且属于下降沿触发 （2）J2 = K2 = 1 CP2 = 1Q 属于下降沿触发（3）J3 = K3 = Q2 CP3 = Q1 当Q2=0时输出不变，当Q2=1时，下降沿触发 各图形如下：7.3 分析图P7.3所示电路，写出驱动方程、状态方程；画出状态转换图；说明电路的逻辑功能，并判断电路能否自启动。

图P7.2CP1JC1 F 3 1K 1J C1 F 2 1K 1J C1 F 1 1K 1Q2Q3Q1 QQQ Q QQ1CP 0t解：由电路图可知：该电路是同步时序电路 它的驱动方程为：J0 = 2n Q K0 = 1 J1 = 1n Q K1=1状态方程为： 11n Q + = 2n Q *1nQ 12n Q + = 1nQ*2n Q状态表如下：2n Q 1n Q12n Q + 11n Q +0 0 0 10 1 1 01 0 0 01 1 0 0 由状态表可以得状态转换图如下：由其状态图可知，此电路具有计数功能。

并且可以看出，若此电路由于某种原因进入无效状态时，在CP 脉冲作用后，电路能够回到有效序列，因而具有自启动能力。

7.4 分析图P7.4所示电路，写出各触发器的驱动方程、状态方程；画出状态转换图；当X=1和X=0时，电路分别完成什么逻辑功能？CP11Q2Q图P7.3 1J1K C1 1J C11K Q QQQ00 011110解：由电路图可知，这是一个同步时序电路输出方程： nn n n Q Q X Q XQ Y 0101+= 驱动方程： J0 = K0 = 1 J1 = K1= 0n Q X ⊕状态方程： 10n Q += 0n Q 11n Q += ()01n n Q X Q ⊕⊕11n Q +10n Q + X 0 1 1n Q0n Q0 0 0 1 1 10 1 1 0 0 01 0 1 1 0 1 1 1 0 0 1 0由状态图可以画出其状态表如下图：由状态图可以看出，此电路是一个可控计数器。