集成电路版图设计基础第4章：标准单元技术
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Chapter4标准单元技术
这两个产业中非常常用的术语体现了半定制ASIC 设计流程的实质，使得当前的IC设计在方法上发生了 根本性变化。
▪ 单元库 Library of Cells
单元库是半定制设计流程的先决条件。
单元库中包含了综合和P&R 工具要用的逻辑门和 时序构件；在任何一个ASIC设计流程的全部过程中 ，整个设计只需要用单元库实现。
▪ 有效性 (Efficiency)：如果综合和布局布线的结果 速度快、芯片面积小，且功耗低，则说明单元库有 效而且高质量。
▪ 可靠性 (Robustness)：一个单元库在面积、功耗 和性能方面做到了平衡，但是如果不可靠，那这个 库没有任何作用。因此库单元的设计必须要对ESD 静电保护、闩锁效应的抑制、电子迁移、天线效应 和噪声灵敏度方面有所考虑。
24
标准单元库的质量评价(3/3)
▪ 时间性 (Timeliness)：一个库必须要能在工艺有 效的早期时间投入使用。否则工艺不能发挥最大的 潜力来产生效益。
▪ 成本 (Cost)：库的成本是很难说的。开发一个库在 开发工具和时间上的成本可能都是很高的。但是， 买一个现成的库总是意味着在想要的和可用的之间 进行了折衷。因此，在购买库和开发库之间，你选 择其中的一个一定是因为其明显的经济优势，反之 亦然。
也就是与工具有关；
19
工具对版图的要求
▪ 功能的完整性：通常必须包括inverter、buffer
、tristate buffer(三态缓冲)、NAND和NOR(或 AND和OR)、Latch(带复位和置位)、及Flip-Flop 等；
▪ 模型库必须包含延迟、功耗、输入电容、输 出电容等特征值；
▪ 还须包括VHDL/Verilog模型及引脚列表，并 给出引脚的方向(input、output、inout)；
▪ 单元库 Library of Cells
单元库是半定制设计流程的先决条件。
单元库中包含了综合和P&R 工具要用的逻辑门和 时序构件；在任何一个ASIC设计流程的全部过程中 ，整个设计只需要用单元库实现。
▪ 有效性 (Efficiency)：如果综合和布局布线的结果 速度快、芯片面积小，且功耗低，则说明单元库有 效而且高质量。
▪ 可靠性 (Robustness)：一个单元库在面积、功耗 和性能方面做到了平衡，但是如果不可靠，那这个 库没有任何作用。因此库单元的设计必须要对ESD 静电保护、闩锁效应的抑制、电子迁移、天线效应 和噪声灵敏度方面有所考虑。
24
标准单元库的质量评价(3/3)
▪ 时间性 (Timeliness)：一个库必须要能在工艺有 效的早期时间投入使用。否则工艺不能发挥最大的 潜力来产生效益。
▪ 成本 (Cost)：库的成本是很难说的。开发一个库在 开发工具和时间上的成本可能都是很高的。但是， 买一个现成的库总是意味着在想要的和可用的之间 进行了折衷。因此，在购买库和开发库之间，你选 择其中的一个一定是因为其明显的经济优势，反之 亦然。
也就是与工具有关；
19
工具对版图的要求
▪ 功能的完整性：通常必须包括inverter、buffer
、tristate buffer(三态缓冲)、NAND和NOR(或 AND和OR)、Latch(带复位和置位)、及Flip-Flop 等；
▪ 模型库必须包含延迟、功耗、输入电容、输 出电容等特征值；
▪ 还须包括VHDL/Verilog模型及引脚列表，并 给出引脚的方向(input、output、inout)；
集成电路版图设计项目教程 项目4 数字单元版图设计
“ Add your company slogan ”
《集成电路版图设计项目教程 》
2022/3/19
2022/3/19
项目4 数字单元版图设计
一
与非门/或非门电路与版图
二
复合逻辑门的版图设计
三
与或非门/或与非门电路与版图
四
传输门电路与版图
五
异或门/同或门电路与版图
六
触发器电路与版图
七
比较器电路与版图
三
与或非门/或与非门电路与版图
四
传输门电路与版图
五
异或门/同或门电路与版图
六
触发器电路与版图
七
比较器电路与版图
八
SRAM电路与版图
九
标准单元版图设计技术与准则
项目4 数字单元版图设计
任务4.2 复合逻辑门的版图设计
（1）MOS管复联
MOS管的复联是比串联和并联更复杂的联 结，包括先串后并和先并后串。
版图中的其它层次在棍棒图没有画，但这并不影响棍棒图的使用。 例如阱区、P+和N+掺杂层在棍棒图中都不画，为了区分PMOS管 和NMOS管，通常是用标注的电源线和地线来区分，靠近电源线 VDD的是PMOS管，靠近地线GND的是NMOS管。或者从位置来 区分，位于上面一排的为PMOS管，下面一排为NMOS管。
然后根据电路图的连接关系，将NMOS晶 体管和PMOS晶体管的版图进行连接，最后 得到的两输入与非门的版图。
VDD
A 3.0/0.35
B
3.0/0.35
Z
1.5/0.35
1.5/0.35 GND
2022/3/19
项目4 数字单元版图设计
任务4.1与非门/或非门电路与版图
《集成电路版图设计项目教程 》
2022/3/19
2022/3/19
项目4 数字单元版图设计
一
与非门/或非门电路与版图
二
复合逻辑门的版图设计
三
与或非门/或与非门电路与版图
四
传输门电路与版图
五
异或门/同或门电路与版图
六
触发器电路与版图
七
比较器电路与版图
三
与或非门/或与非门电路与版图
四
传输门电路与版图
五
异或门/同或门电路与版图
六
触发器电路与版图
七
比较器电路与版图
八
SRAM电路与版图
九
标准单元版图设计技术与准则
项目4 数字单元版图设计
任务4.2 复合逻辑门的版图设计
（1）MOS管复联
MOS管的复联是比串联和并联更复杂的联 结，包括先串后并和先并后串。
版图中的其它层次在棍棒图没有画，但这并不影响棍棒图的使用。 例如阱区、P+和N+掺杂层在棍棒图中都不画，为了区分PMOS管 和NMOS管，通常是用标注的电源线和地线来区分，靠近电源线 VDD的是PMOS管，靠近地线GND的是NMOS管。或者从位置来 区分，位于上面一排的为PMOS管，下面一排为NMOS管。
然后根据电路图的连接关系，将NMOS晶 体管和PMOS晶体管的版图进行连接，最后 得到的两输入与非门的版图。
VDD
A 3.0/0.35
B
3.0/0.35
Z
1.5/0.35
1.5/0.35 GND
2022/3/19
项目4 数字单元版图设计
任务4.1与非门/或非门电路与版图
第4章集成电路版图设计与工具概论
除了选择合理的布线层外，版图布线还应该注 意以下几点：
1）电源线和地线应尽可能地避免用扩散区和多晶 硅走线，特别是通过较大电流的那部分电源线和 地线。集成电路的版图设计中电源线和地线多采 用梳状走线，避免交叉，或者用多层金属工艺， 提高设计布线的灵活性。
2）禁止在一条金属走线的长信号线下平行走过另 一条用多晶硅或扩散区走线的长信号线。
❖在设计电路中的某一管子时，应首先弄清该 管在电路中的作用，抓住主要矛盾，设计出符 合要求的管子。例如，对于逻辑电路设计，电 路的输出管就应该着重考虑能承受电流，并具 有较快的开关速度和较低的饱和压降；而对反 相管则应着重考虑有较快的开关速度和较高的 特征频率。
❖不同的晶体管图形在集成电路中所起的作用 不同，因此版图设计中一块掩模版上往往就有 几种晶体管的图形。下面首先介绍一般双极型 晶体管的图形及其各自的特点。
❖ 4.1 引言 ❖ 4.2 版图几何设计规则 ❖ 4.3 电学设计规则与布线 ❖ 4.4 晶体管的版图设计 ❖ 4.5 九天软件下的版图编辑 ❖ 4.6 九天软件下的版图验证 ❖ 4.7 本章小结
4.1 引 言
❖ 版图（Layout）包含了器件尺寸、各层拓扑定义等器件相关 的物理信息数据，是集成电路从设计走向制造的桥梁。
3）压焊点离芯片内部图形的距离应不少于20 m， 以避免芯片键合时，因应力而造成电路损坏。
反相器版图与电路原理图
反相器版图及工艺层表示
反相器版图及剖面图
4.4 晶体管的版图设计
一、双极型晶体管的版图设计
1、 双极型集成电路版图设计的特点
双极型集成电路设计中首先要考虑的问题是 元器件之间的隔离。目前常用的隔离方法有PN 结隔离和介质隔离，设计者可以根据不同的设 计要求，选择适当的隔离方式。此外，还要注 意减小寄生效应如寄生PNP管、寄生电容效应 等。注意了这些问题，就可以比较顺利地完成 版图设计并制造出合格的电路。
集成电路设计基础Ch04
MESFET 增强型和耗尽型 减小栅长 提高导电能力
GaAs工艺：HEMT
大量的可高速迁移的电子
图4.5 简单HEMT的层结构 栅长的减小
GaAs工艺：HEMT工艺的三明治结构
图4.6 DPD-QW-HEMT的层结构
Main Parameters of the 0.3 mm Gate Length HEMTs
Si-Bipolar
NMOS
Silicon 硅
GaAs 砷化镓
CMOS BiCMOS
Si/Ge MESFET HEMT
HBT
InP 磷化铟
HEMT HBT
器件 D, BJT, R, C, L D, NMOS, R, C D, P/N-MOS, R, C D, BJT, P/N-MOS, R, C D, HBT/HEMT D, MESFET, R, C, L D, E/D-HEMT, R, C, L D, HBT, R, C, L D, HEMT, R, C, L D, HBT, R, C, L
MSI MSI
图4.1 几种IC工艺速度功耗区位图
4.1 双极型集成电路的基本制造工艺 4.2 MESFET和HEMT工艺 4.3 MOS工艺和相关的VLSI工艺 4.4 BiCMOS工艺
4.1.1 双极性硅工艺
早期的双极性硅工艺：NPN三极管
B
E
C
Metal
pn-Isolation p+ n-
沉积第二金属层并刻蚀成图案
形成钝化玻璃并刻蚀焊盘
NMOS S GD
PMOS S GD
P+
N+
N+
P+
P+
《集成电路基础学习知识原理与设计》重要资料内容情况总结
集成电路原理与设计重点内容总结第一章绪论摩尔定律：（P4）集成度大约是每18个月翻一番或者集成度每三年4倍的增长规律就是世界上公认的摩尔定律。
集成度提高原因：一是特征尺寸不断缩小，大约每三年缩小一2倍；二是芯片面积不断增大，大约每三年增大1.5倍；三是器件和电路结构的不断改进。
等比例缩小定律：（种类优缺点）（P7-8）1. 恒定电场等比例缩小规律（简称CE定律）a. 器件的所有尺寸都等比例缩小K倍，电源电压也要缩小K倍，衬底掺杂浓度增大K倍,保证器件内部的电场不变。
b. 集成度提高忆倍，速度提高K倍，功耗降低K2倍。
c. 改变电源电压标准，使用不方便。
阈值电压降低，增加了泄漏功耗。
2. 恒定电压等比例缩小规律（简称CV定律）a. 保持电源电压和阈值电压不变，器件的所有几何尺寸都缩小K倍，衬底掺杂浓度增加忆倍。
b. 集成度提高忆倍，速度提高K2倍。
c. 功耗增大K倍。
内部电场强度增大，载流子漂移速度饱和，限制器件驱动电流的增加。
3. 准恒定电场等比例缩小规则（QCE）器件尺寸将缩小K倍，衬底掺杂浓度增加K（1< <K）倍，而电源电压则只变为原来的/K倍。
是CV和CE的折中。
需要高性能取接近于K,需要低功耗取接近于1。
写出电路的网表：A BJT AMPVCC 1 0 6Q1 2 3 0 MQRC 1 2 680RB 2 3 20KRL 5 0 1KC1 4 3 10UC2 2 5 10UVI 4 0 AC 1.MODEL MQ NPN IS=1E-14+BF=80 RB=50 VAF=100.OP.END其中.MODEL为模型语句，用来定义BJT晶体管Q1的类型和参数。
常用器件的端口电极符号器件名称端口付号缩与Q （双极型晶体管） C （集电极），B （基极），E （发射极），S （衬底）M （MO场效应管） D （漏极），G （栅极），S （源极），B （衬底）J （结型场效应管） D （漏极），G （栅极），S （源极）B （砷化镓场效应管） D （漏极），G （栅极），S （源极）电路分析类型.OP直流工作点分析.TRAN瞬态分析• DC直流扫描分析• FOUR傅里叶分析•TF传输函数计算.MC豕特卡罗分析•SENS灵敏度分析•STEP参数扫描分析.AC交流小信号分析•WCASE最坏情况分析• NOISE噪声分析•TEMP温度设置第二章集成电路制作工艺集成电路加工过程中的薄膜：（P15）热氧化膜、电介质层、外延层、多晶硅、金属薄膜。
《集成电路版图设计》课件(第四章)
pitch定义二：半个 via1孔的尺寸 ＋ 一个二铝的间距 + 半个二铝的条宽
基于标准单元的 版图设计基础
一、pitch的确定（续） D508项目中一铝的pitch的定义： M1 pitch=0.5+0.6+1.2+0.6=2.9μm 为方便设计，调整为3μm
基于标准单元的 版图设计基础
或重建； 用标准单元实现的版图都是把单元排列成行，形成一种图形比较规则的版图
结构。
二、两种基本布线原理
基于网格的布线器
所谓基于网格 的布线就是把 器件布局在标 准网格上并用 工具进行自动 布线，保证按 照电路的逻辑 完成所有单元 的摆布和单元 之间正确的连 接。典型的布 线软件都是基 于网格的。
布线通道原则
基于标准单元的 版图设计基础
标准单元内端口的引出原则
Y方 向留 布线 余量
基于标准单元的 版图设计基础
X方 向留 布线 余量
基于标准单元的 版图设计基础
标准单元内衬底接触孔放置原则
在该单元边界的上下左右两边保证各有半个衬底接触，这 样在布线时两个单元放置在一起会形成一个完整的衬底接 触。实际设计时是把一个完整的衬底接触孔放在单元内， 只不过单元边界包该衬底接触孔为一半
1
ANDn 逻辑与门，输入端由 n 参数定义
2
AOIabcd 与或非门，a，b，c，d 定义“与”功能的输入端的个数
序号 单元名称 说明 1 BIST1 内建自测试的逻辑单元
3
INVn 反相器，参数 n 用来表示其驱动能力
4
MUX21 二选一多路选择器
基于标准单元的 版图设计基础
三、为满足布线要求而需遵循的库规则
半导体集成电路第4章版图设计与举例课件
线宽。 b：能保证在硅平面上显现清晰线条的最小版图设
计线宽。 前者表示所能达到的工艺水平，后者表示保
证一定成品率前提下所能达到的工艺水平。 最小掩模线宽可根据实际的工艺确定。 对TTL一般4~10um
•半导体集成电路第4章版图设计与举例
•10
二、掩膜图形最小间距
版图设计时，版图上各相邻图形间的 最小间距。 显然，制作到Si平面时，图形的实际位置将与
•
设计中常用BC短•半接导体及集成单电路第独4章B版图C设计结与举两例 种结构。
•25
二、SBD
SBD在集成电路中可作为二极管独立使
用，也可以与晶体管组合构成抗饱和晶体管。
1、SBD版图设计考虑
要求：面积小 ，减小结电容；
串连电阻小，提高钳位效果；
反向击穿电压高。
在设计中，由于rSBD 与结电容的要求相
•
△WMAT-2－0.8xjc+Wdc-B+Gmin
7、DB-I 基区窗口到隔离窗口间距
•
△WMAT+0.8xjc-0.8xjI+Wdc-c+WdI-C+Gmin
•
XjI~125%Wepi-MAX
8、Dc-B n+集电极窗口到基区窗口间距
△WMAT+0.8xjc+0.8xje+Wdc-c+Gmin
9.Wc孔 集电极n+孔宽
目的：实现电路中各个元件的电隔离
规则：
1、集电极等电位的NPN管可共用一个隔离区（基极
等电位的PNP管可共用一个隔离区）
2、二极管按晶体管原则处理。
3、原则上，所有硼扩散电阻可共用同一隔离区。
4、当集电极电位高于硼扩散电阻的电位时，晶体管
计线宽。 前者表示所能达到的工艺水平，后者表示保
证一定成品率前提下所能达到的工艺水平。 最小掩模线宽可根据实际的工艺确定。 对TTL一般4~10um
•半导体集成电路第4章版图设计与举例
•10
二、掩膜图形最小间距
版图设计时，版图上各相邻图形间的 最小间距。 显然，制作到Si平面时，图形的实际位置将与
•
设计中常用BC短•半接导体及集成单电路第独4章B版图C设计结与举两例 种结构。
•25
二、SBD
SBD在集成电路中可作为二极管独立使
用，也可以与晶体管组合构成抗饱和晶体管。
1、SBD版图设计考虑
要求：面积小 ，减小结电容；
串连电阻小，提高钳位效果；
反向击穿电压高。
在设计中，由于rSBD 与结电容的要求相
•
△WMAT-2－0.8xjc+Wdc-B+Gmin
7、DB-I 基区窗口到隔离窗口间距
•
△WMAT+0.8xjc-0.8xjI+Wdc-c+WdI-C+Gmin
•
XjI~125%Wepi-MAX
8、Dc-B n+集电极窗口到基区窗口间距
△WMAT+0.8xjc+0.8xje+Wdc-c+Gmin
9.Wc孔 集电极n+孔宽
目的：实现电路中各个元件的电隔离
规则：
1、集电极等电位的NPN管可共用一个隔离区（基极
等电位的PNP管可共用一个隔离区）
2、二极管按晶体管原则处理。
3、原则上，所有硼扩散电阻可共用同一隔离区。
4、当集电极电位高于硼扩散电阻的电位时，晶体管
集成电路模拟版图设计基础
GND
电路图
版图
第一部分：了解版图
2. 版图的意义： 3. 1）集成电路掩膜版图设计师实现集成电路制造
所必不可少的设计环节，它不仅关系到集成电路 的功能是否正确，而且也会极大程度地影响集成 电路的性能、成本与功耗。 4. 2）它需要设计者具有电路系统原理与工艺制造 方面的基本知识，设计出一套符合设计规则的 “正确”版图也许并不困难，但是设计出最大程 度体现高性能、低功耗、低成本、能实际可靠工 作的芯片版图缺不是一朝一夕能学会的本事。
第四部分：版图设计艺术
6）保证对称性 6.1 轴对称的布局 6.2 四角交叉布局 6.2.1 缓解热梯度效应和工艺梯度效应的影响 6.2.2 连线时也要注意对称性 同一层金属 同样多的瞳孔 同样长的金属线 6.3 器件之间、模块之间，尽量让所有东西布局对称 7）信号线匹配 7.1 差分信号线，彼此靠近，相同长度 7.2 寄生效应相同，延迟时间常数相同，信号上升下降时间相同 8）器件尺寸的选择 8.1 相同的宽度 8.2 尺寸大些 8.2.1 工艺刻蚀偏差所占的比例小些
2.1器件 2.1.2 电阻 选择合适的类型，由电阻阻值、方块电
阻值，确定 W、L；R=L/W*R0
电阻类型
电阻版图
第二部分：版图设计基础
2.1器件 2.1.3 电容
1) 电容值计算C=L*W*C0 2) 电容分类：
poly电容 MIM电容 基于单位面积电容值 MOS电容 源漏接地，基于栅电容， C=W*L*Cox
IC模拟版图设计
第三部分：版图的准备 必要文件 设计规则 DRC文件 LVS文件
第三部分：版图的准备
1. 必要文件 PDK *.tf display.drf DRC LVS cds.lib .cdsenv .cdsinit
集成电路CAD 第四章
第四章逻辑模拟§1.逻辑模拟原理•逻辑模拟是在计算机上建立数字电路模型并使该模型运行的一种过程，这里“运行”的意思是针对某一外加的输入序列激励，计算模型电路中随时间变化的各个响应的信号值。
逻辑模拟的主要用途①评价新的设计。
逻辑设计者首要的任务是检验逻辑的正确性，在满足逻辑功能的基础上,根据时间关系、信号传播特性或通过模拟获得有关电路的竞争、冒险和电路振荡条件的资料。
②分析故障。
用一个给定的测试序列分析可监测的故障，包括在规定的故障条件下的电路工作特性，以及对于给定的测试序列可获得怎样的故障分辨率等等。
冒险•对于单个逻辑信号，由于延迟的原因，组合电路可能产生瞬态错误或尖峰脉冲，称为冒险。
竞争•对于多路信号，在若干信号同时改变时会引起竞争。
在竞争的条件下，电路的动作取决于信号变化的实际次序。
逻辑模拟的分级•逻辑模拟可分为三级：“门”级；“功能”级和“寄存器”级。
•门级模拟与功能级模拟主要用于检查逻辑设计的正确性和故障分析；寄存器级模拟主要用于检查指令操作时间表。
门级模拟•门级模拟的基本部件包含与门、或门、非门、与非门及或非门等，门级模拟也包含一些触发器等基本寄存部件，是数字电路中最低一级的逻辑元件的模拟。
门级模拟一般在逻辑设计基本完成以后进行，主要目的是检查逻辑和时序的正确性。
功能级模拟•功能级模拟允许一些功能块作为模拟的基本部件，包括加法器、计数器、编译码器等，模拟的主要目的是检查逻辑的正确性。
功能级模拟要求功能部件内部的逻辑电路是详细的和准确无误的。
寄存器级模拟•寄存器级模拟不需要详细的逻辑细节，只要编译操作表或用寄存器传输语言描述即可进行模拟。
寄存器级模拟主要是检查所设计的各条指令的流程及其在相关寄存器中传输的情况。
所以寄存器级模拟主要用于检查指令操作表的正确性。
逻辑模拟系统可用精确性、有效性、通用性来评价①精确性指信号值与时间的关系必须严格对应于实际电路所呈现的关系；②有效性指模拟过程有效而成本低；③通用性指程序能够处理各种各样的逻辑电路。
集成电路版图基础.pdf
实例：反向器
由一个NMOS，一个PMOS组成， 先画出两个正确尺寸的mos版图， 然后对mos的四端进行连线。
第二部分：版图设计基础
2.1.2 电阻
根据电路选择的电阻类型(ppolyf_s)、电阻的W/L值来画版图，相对应的电 阻类型应当由哪些层的图形组成，这个参照厂家提供的design rule。
1）集成电路掩膜版图设计是实现集成电路制造所必不 可少的设计环节，它不仅关系到集成电路的功能是 否正确，而且也会极大程度地影响集成电路的性能、 成本与功耗。
2）它需要设计者具有电路系统原理与工艺制造方面的 基本知识，设计出一套符合设计规则的“正确”版 图也许并不困难，但是设计出最大程度体现高性能、 低功耗、低成本、能实际可靠工作的芯片版图缺不 是一朝一夕能学会的本事。
第二部分：版图设计基础
4) 打开cell a--工作区和层次显示器
电路转换为选定工艺的版图，版图设计完成后，将版图的数据发 给foundry，foundry收到数据后按照数据制作掩膜版（mask）， mask上的图形就代表了最终在芯片加工上需要保留或者需要刻蚀 掉的位置。
VDD
3u/0.18u
IN
OUT
1u/0.18u
GND
电路图
版图
第一部分：了解版图
3. 版图的意义：
第四部分：版图的艺术（这个作为后期目标，暂作了解）
1. 模拟版图和数字版图的首要目标 2. 匹配 3. 寄生效应 4. 噪声 5. 布局规划 6. ESD 7. 封装
IC模拟版图设计
第一部分：了解版图
1. 芯片是怎么来的 2. 版图的定义 3. 版图的意义 4. 版图的工具 5. 版图的设计流程
1) 启动软件
使用Xmanager登陆linux服务器
由一个NMOS，一个PMOS组成， 先画出两个正确尺寸的mos版图， 然后对mos的四端进行连线。
第二部分：版图设计基础
2.1.2 电阻
根据电路选择的电阻类型(ppolyf_s)、电阻的W/L值来画版图，相对应的电 阻类型应当由哪些层的图形组成，这个参照厂家提供的design rule。
1）集成电路掩膜版图设计是实现集成电路制造所必不 可少的设计环节，它不仅关系到集成电路的功能是 否正确，而且也会极大程度地影响集成电路的性能、 成本与功耗。
2）它需要设计者具有电路系统原理与工艺制造方面的 基本知识，设计出一套符合设计规则的“正确”版 图也许并不困难，但是设计出最大程度体现高性能、 低功耗、低成本、能实际可靠工作的芯片版图缺不 是一朝一夕能学会的本事。
第二部分：版图设计基础
4) 打开cell a--工作区和层次显示器
电路转换为选定工艺的版图，版图设计完成后，将版图的数据发 给foundry，foundry收到数据后按照数据制作掩膜版（mask）， mask上的图形就代表了最终在芯片加工上需要保留或者需要刻蚀 掉的位置。
VDD
3u/0.18u
IN
OUT
1u/0.18u
GND
电路图
版图
第一部分：了解版图
3. 版图的意义：
第四部分：版图的艺术（这个作为后期目标，暂作了解）
1. 模拟版图和数字版图的首要目标 2. 匹配 3. 寄生效应 4. 噪声 5. 布局规划 6. ESD 7. 封装
IC模拟版图设计
第一部分：了解版图
1. 芯片是怎么来的 2. 版图的定义 3. 版图的意义 4. 版图的工具 5. 版图的设计流程
1) 启动软件
使用Xmanager登陆linux服务器
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8
标准网格
- 网格式布线器
gridgrid-based router
techfile - PHYSICAL RULES 最小间距minSpacing:各几何图形外边界之间的距离. 最小间距minSpacing:各几何图形外边界之间的距离.
school of phye
basics of ic layout design
school of phye
basics of ic layout design
15
定向型工艺层技术
the difference between "via" and "contact": contact: contact: connect the metals of different layers via: connect the terminal to metal
河
南
大
学
Henan
University
集成电路版图设计基础
basics of IC layout design
instructor: Zhang Qihui e-mail:qhzhang07@
第四章 标准单元技术
standard cell techniques
开发标准单元库的原因 标准网格 定向型工艺层技术 网格式布线系统要求的库设计规则 标准输入输出单元
cant route here
school of phye
basics of ic layout design
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网格式布线系统要求的库设计规则 对齐输入输出:
输入A和输出Z 输入A和输出Z不能随意放置.它们必须像所有的连线一样位于同 样的网格上. 保证标准单元的所有输入输出不仅在x网格上,还要在y网格上. 保证标准单元的所有输入输出不仅在x网格上,还要在y网格上. 要保证自动布线软件在水平方向和垂直方向都能找到它们. 保证所有的库单元以及库单元内部的器件符合网格规则.
对于全定制设计来说,独立模块的规模过于庞大和复杂,因此就 存在着加快电路和版图设计过程的需要. 缺乏具有手工实现复杂全定制模块设计能力的专业人员,而自动 化工具缓解了这个问题. 典型加工工艺的进步,包括布线金属层从1层金属增加到2 典型加工工艺的进步,包括布线金属层从1层金属增加到2层金属 或3层金属.对最佳结果的实现,这进一步增加了全定制版图设 计过程的复杂性. 甚至在全定制设计流程中,当构建模块以预定义的标准来实现时, 规模在20个单元以上的布局布线会更加容易.而单元接口的标准 规模在20个单元以上的布局布线会更加容易.而单元接口的标准 化在库中就可以实现了.
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标准网格
- 网格式布线器
gridgrid-based router
虽然标准单元主要用于专用集成电路(ASIC) 虽然标准单元主要用于专用集成电路(ASIC)设计,然而这一设 计方法也广泛应用于实现全定制设计中的"不规整逻辑". 计方法也广泛应用于实现全定制设计中的"不规整逻辑". 一个典型的标准单元库由几百个单元,而高级的库则有1000个 一个典型的标准单元库由几百个单元,而高级的库则有1000个 以上的单元.有些单元库会针对低功耗,高速和高空隙率而进行 以上的单元.有些单元库会针对低功耗,高速和高空隙率而进行 专门设计,开发. 空隙率:可全部用于布线的面积与整个单元面积的比率. 空隙率:可全部用于布线的面积与整个单元面积的比率. 经典的布线器是以基于网格的. 经典的布线器是以基于网格的. 网格布线器要遵循的约束条件: 导线只能有几种固定的宽度; 导线只能放在预先确定了坐标的网格上.
"rule-based router: uses the real design rulerules for each layer, instead of using a fixed grid." 大多数人采用grid大多数人采用grid-based router,因为它简单; router,因为它简单; 如果采用rule如果采用rule-based router,紧凑,节省版图空间. router,紧凑,节省版图空间.
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标准网格
- 网格式布线器
gridgrid-based router
techfile - PHYSICAL RULES
please keep these rules in your mind and don't violate them when you layout.
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标准网格
- 网格式布线器
gridgrid-based router
techfile - PHYSICAL RULES 最小交叠minOverlap: 最小交叠minOverlap: 交叠有两种形式: a. 一几何图形内边界到另一图形的内边界长度(overlap) 一几何图形内边界到另一图形的内边界长度(overlap) b. 一几何图形外边界到另一图形的内边界长度(extension) 一几何图形外边界到另一图形的内边界长度(extension)
generally speaking, the default preferred routing direction: metal 1 - horizontal routing simply metal 2 - vertical benefit metal 3 - horizontal reduce cross-talk crossmetal 4 - vertical
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标准网格
- 网格式布线器
gridgrid-based router
techfile - PHYSICAL RULES
please remember these definitions: width,space,area,enclosure,overlap,extension
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开发标准单元库的原因
逻辑单元库是ASIC设计流程中用到的构建模块的集合.由于这种 逻辑单元库是ASIC设计流程中用到的构建模块的集合.由于这种 库具有通用接口实现和规则结构,所以通常称为"标准单元"库.
开发标准单元库的原因:
VDD P A N VSS Z
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网格式布线系统要求的库设计规则 高度固定,宽度可变:
为了保持结构的统一,所有的门都必须服从固定高度设置. 如果需要有较大驱动能力的晶体管,只要使单元变宽并分割晶体 如果需要有较大驱动能力的晶体管,只要使单元变宽并分割晶体 管使之能放在轨线之内就可以了. 最小单元高度由通过模拟得到的晶体管尺寸以及为库所选择的网 最小单元高度由通过模拟得到的晶体管尺寸以及为库所选择的网 格决定.一般选择的高度要略大于这个最小高度,来作为电源线 和地线的布线沟道. 采用高度固定的库的优点:如将所有的门挨个摆放,电源线,地 采用高度固定的库的优点:如将所有的门挨个摆放,电源线,地 线就很容易布线. 线就很容易布线.
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标准网格
- 网格式布线器
gridgrid-based router
"layer rules"和"physical rules"都在库文件"techfile"中. rules"和"physical rules"都在库文件"techfile"中. 一般"techfile"中包含以下内容: 一般"techfile"中包含以下内容: CONTROLS:"maskGrid CONTROLS:"maskGrid 0.01" LAYER DEFINITION LAYER RULES PHYSICAL RULES DEVICES LX RULES
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标准网格
- 规则式布线器
rulerule-based router
不同工艺层上的金属线宽及其间距都有不同的最小宽 度,如果我们要使所有的网格都采用同样的尺寸,那 么我们只能统一地采用芯片上尺寸要求最大的那个工 艺层上的尺寸.
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标准网格
- 网格式布线器
ቤተ መጻሕፍቲ ባይዱ
gridgrid-based router
techfile - LAYER RULES
"POLY2" is connected to "MET1" with "CNT"; "MET1" is connected to "MET2" with "VIA1"; ……
在利用DRC(设计规则检查)对版图进行几何规则检查时,对于 (设计规则检查)对版图进行几何规则检查时, 在利用 宽度低于规则中指定的最小宽度的几何图形, 宽度低于规则中指定的最小宽度的几何图形,工具将会给出错误 的提示. 的提示.
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