实验七：计数译码显示电路

1 实验5 7段数码显示译码器设计

(1)实验目的:

学习7段数码显示译码码器设计；学习VHDL的CASE语句应用及多层次设计方法。

（2）实验原理:

7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制，所以输出表达式都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码器在FPGA/CPLD中来实观。例6-18作为7段译码器，输出信号LED7S的7位分别接图6-17数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h，例6-18中的LED7S: OUT

STD_LOGIC_VECTOR(6 DOWNTO 0)应改为...(7 DOWNTO 0)。

(3)实验内容1:

说明例6-18 中各语句的含义，以及该例的整体功能。在Quartus II 上对该例进行编辑、编译、综合、适配、仿真，给出其所有佶号的时序仿真波形。

提示：用输入总线的方式给出输入信号仿真数据，仿真波形示例图如图6-18所示。

图6-17共阴数码管及其电路

图6-18 7段译码器仿真波形

【例6-18】7段译码电路设计

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL ;

ENTITY DecL7S IS

PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);

LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0));

END ENTITY DecL7S;

. . .. . ..

a. .. . . 实验名称：十六进制7段数码显示译码器设计

实验目的：

1． 设计七段显示译码器

2． 学习Verilog HDL文本文件进行逻辑设计输入；

3． 学习设计仿真工具的使用方法；

工作原理：

7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。例如6-18作为7段译码器，输出信号LED7S的7位分别接图6-17数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段g,f,e,d,c,b,a分别接1,1,0,1,1,0,1；接有高电平的段发亮，于是数码管显示“5”。注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h，例6-18中的LED7S:OUT STD_LOGIC_VECTOR(6

DOWNTO 0)应改为…(7 DOWNTO 0)。

实验内容1：将设计好的VHDL译码器程序在Quartus II上进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。

实验步骤：

步骤1：新建一个文件夹击打开vhdl文件；

. . .. . ..

a. .. . .

计数译码显示电路实验报告

实验目的：

掌握编码与解码的基本原理和技术。

设计与实现一个计数译码显示电路。

提高电子电路设计与实验能力。

实验原理：

计数译码显示电路是利用数字集成电路实现的一种数字计数显示方法。它通过计数器将输入的时钟信号转化为二进制数码输出，然后通过译码器将二进制数码转为七段数码管的控制信号，从而使得七段数码管实现相应的数字显示。

实验器材：

1.CD4017计数器芯片

2.CD4511译码器芯片

3.七段共阳数码管

4.电阻、电容、电源、开关等

实验步骤：

1. 将CD4017计数器芯片的1脚连接到电源Vcc，16脚连接到地GND。

2.连接计数器的时钟输入脚13和复位输入脚15到电路中适当位置，并设置相应的电源和开关。 3. 将译码器CD4511的Vcc脚和GND脚连接到电源和地，将A、B、C、D四个输入脚连接到计数器的Q0-Q3输出脚。

4.将译码器的a、b、c、d、e、f、g七个输出脚连接到七段数码管的a、b、c、d、e、f、g控制脚。

5. 连接七段数码管的共阳脚到电源Vcc。

实验结果：

通过调整计数器CD4017的时钟频率、复位电平和输入信号，我们可以观察到七段数码管显示出不同的数字，从0到9循环显示。

实验分析：

计数译码显示电路利用计数器进行计数和译码器进行解码，通过将二进制数码转换为七段数码管的控制信号，实现了数字的显示。实验中需要注意选择适当的电阻、电容等元器件，以确保电路的稳定工作。另外，对于七段数码管的显示，还可以通过连接额外的译码器和复用技术进行更复杂的显示设计。

实验总结：

通过本实验，我们掌握了计数译码显示电路的基本原理与设计方法，提高了对数字集成电路的理解和应用能力。实验结果令人满意，并加深了对数字电路的认识。在今后的学习和实践中，我们将继续加强对电子电路设计与实验的掌握，提高自己的技术水平。

十六进制7段数码显示译码器设计

程序代码

module LED(A,LED7S);

input [3:0]A;

output [6:0]LED7S;

reg [6:0]LED7S;

always @ (A) begin: LED

case(A)

4'b0000: LED7S<=7'b0111111;

4'b0001: LED7S<=7'b0000110;

4'b0010: LED7S<=7'b1011011;

4'b0011: LED7S<=7'b1001111;

4'b0100: LED7S<=7'b1100110;

4'b0101: LED7S<=7'b1101101;

4'b0110: LED7S<=7'b1111101;

4'b0111: LED7S<=7'b0000111;

4'b1000: LED7S<=7'b1111111;

4'b1001: LED7S<=7'b1101111;

4'b1010: LED7S<=7'b1110111;

4'b1011: LED7S<=7'b1111100;

4'b1100: LED7S<=7'b0111001;

4'b1101: LED7S<=7'b1011110;

4'b1110: LED7S<=7'b1111001;

4'b1111: LED7S<=7'b1110001;

default: LED7S<=7'b0111111;

endcase

end

endmodule

波形图

RTL图

实验心得：了解了一些7段显示译码器的verilog硬件设计，编写源程序有很多需要注意的地方，虽然在原理上与数字钟大同小异，但是在很多细节上还是有很大的改动， 一开始时出现了比较多的错误，但参阅了教材，经过努力终于将问题一一解除，还是成功的完成了实验设计。觉得和做任何事情都一样要有勇气尝试。做实验先确定目的，遇到复杂的问题的时候，不要轻易放弃，学会分步完成。对 quartus 有了进一步的学习和认识，对 Verilog 也有了深入了解。学会 了 7 段数码显示译码器的 Verilog 的硬件设计，学会了利用计数器模块消除抖动。