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高速异步FIFO的设计与仿真毕业设计

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华中科技大学文华学院毕业设计（论文）题目：高速异步FIFO的设计与仿真学生姓名：孙光源学号： 080110011111 学部（系）：信息学部电子科学与技术系专业年级：电子科学与技术2008级指导教师：雷鑑铭职称或学位：副教授2012 年5 月13日摘要 (4)ABSTRACT (5)第一章绪论 (6)1.1 FIFO的研究背景与意义 (6)1.2本文的设计任务 (7)1.3本文的主要工作和论文安排 (7)第二章主要问题分析以及解决方案 (8)2.1如何避免亚稳态产生 (9)2.1.1 同步器 (9)2.1.2 格雷码计数器 (9)2.2空满标志如何正确的产生 (11)2.3小结 (11)第三章EDA开发环境介绍 (12)3.1硬件描述语言 (12)3.2M ODELSIM +S YNPLIFY +DC开发环境 (13)3.2.1 Modelsim (13)3.2.2 逻辑综合和综合工具Synplify (14)3.2.3 Design complier简介 (15)3.3设计方法 (16)3.4本章小节 (17)第四章高速异步FIFO的设计 (18)4.1写指针控制模块 (18)4.1.1 重要部分代码： (18)4.1.2 结构图： (19)4.1.3 仿真结果 (19)4.2读指针控制模块 (19)4.2.1 其中重要部分代码： (19)4.2.2 结构图 (20)4.2.3 仿真结果 (20)4.3双端口SRAM模块 (21)4.3.1.结构图 (21)4.3.2 仿真图 (22)4.4空满信号生成电路 (22)4.4.1 重要部分代码 (23)4.4.2.结构图 (24)4.4.3.仿真图 (24)4.5结束语 (25)第五章系统的仿真和测试 (26)5.1FIFO的顶层模块仿真波形 (26)5.2FPGA综合分析 (27)5.3 DC综合结果分析 (28)结束语 (31)致谢 (32)参考文献 (33)附录 (34)摘要在现代的集成电路芯片中，随着设计规模的逐步扩大，一个系统中往往含有数个时钟。

多时钟域带来的一个问题就是，如何设计异步时钟之间的接口电路。

异步FIFO（First In First Out）是解决这个问题一种简便、快捷的解决方案。

使用异步FIFO可以在两个不同时钟系统之间快速而方便地传输实时数据。

新一代FIFO芯片容量越来越大，体积越来越小，价格越来越便宜。

作为一种新型大规模集成电路，FIFO芯片以其灵活、方便、高效的特性，逐渐在高速数据采集、高速数据处理、高速数据传输以及多机处理系统中得到越来越广泛的应用。

异步FIFO是一种先进先出的电路，使用在需要数据接口的地方，用来存储、缓冲在两个异步时钟之间的数据传输。

在异步电路中，由于时钟之间周期和相位完全独立，因而数据的丢失概率不为零。

如何设计一个高可靠性、高速的异步FIFO电路便成为一个难点。

本文介绍解决这一问题的一种方法。

整个系统的的主要难点是：一是如何同步异步信号，使触发器不产生亚稳态；二是如何正确地设计空、满等信号的控制电路。

设计方案围绕这两个难点展开，阐述了异步FIFO的主要组成电路（读控制电路，写控制电路，双端口SRAM电路和空满信号产生电路）。

文章介绍说明了异步FIFO电路的背景，设计思路，实现方法等。

对传统FIFO电路进行了一些优化，最终确立出了一种通用异步FIFO电路。

本论文所设计的FIFO采用Verilog VHDL 语言进行描述, 并在Modelsim环境下进行了仿真,结果表明了该设计的正确性和可靠性，然后通过synplify pro软件综合出门级网表，最后进行了DC综合，完成了设计的性能报告。

设计中主要运用了同步电路和格雷码转换避免亚稳态产生，并且采用精确的空满判断。

通过对设计进行简单的修改，即可用于各种不同的系统的设计，经过充分测试和优化，该异步FIFO运行稳定，可以很好的应用于异步信号之间的数据传输中。

关键词：异步时钟域，FIFO，格雷码，空满信号AbstractIn the modern IC chip, with the design scale enlarged, one system often contains a number of clock domains. Multi-clock domains brought one problem, which is how to design the interface circuit between the asynchronous clock domains. Asynchronous FIFO (First In First Out) is a simple, fast solution. Asynchronous FIFO can be used to transmission the real-time data between two different clock domains quickly and easily. A new generation of the FIFO chips becomes larger and larger, the size is getting smaller and smaller, more and cheaper prices. As a new type of large-scale integrated circuits, FIFO chip is flexible, convenient and efficient, with these advantages, it gradually widely used in the high-speed data acquisition, high-speed data processing, high-speed data transmission, and the multi-processing system.Asynchronous FIFO is a FIFO circuit. It uses for the place where needs data interface. Used for writing, buffering the data transfers between two asynchronous clock domains. In asynchronous circuits, as it is independent completely between cycle and phase, the probability of loss the data is not zero. How to design a high-reliability, high-speed asynchronous FIFO circuit has become a nodus. In this paper, there is a method to solve this problem.The main difficulties of the whole system is: first, how to synchronize asynchronous signals, so that no metastable in the flip-flop; the second is how to design the signal of the control circuit like empty, full.This article described the background of asynchronous FIFO circuit, design ideas, and implementation. The whole system’s major difficulty is: How to obtain accurate and stablefull/empty signal ,use reasonable code. All functions were described by Verilog, and it was simulated under the Moderlsim , then we synthesized the netlist by the software called Synplify pro, and finally we had DC synthesis , finished the function report of the design.The results show the accuracy and reliability of design .In the design, it use gray code to avoid Metastable ,and it also use careful empty/full judgment. The fifo has simple structure , brief flow , clear procedure arrangement , easy synthesis , high dependability and so many advantages. It must be good used in asynchronous signal transmission.Key words: asynchronous Clock domain,FIFO, gray code, full/empty signal第一章绪论1.1 FIFO的研究背景与意义FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。

FIFO一般用于不同时钟域之间的数据传输，比如FIFO的一端时AD数据采集，另一端时计算机的PCI总线，假设其AD采集的速率为16位 100K SPS，那么每秒的数据量为100K ×16bit=1.6Mbps,而PCI总线的速度为33MHz，总线宽度32bit,其最大传输速率为1056Mbps,在两个不同的时钟域间就可以采用FIFO来作为数据缓冲。

另外对于不同宽度的数据接口也可以用FIFO，例如单片机位8位数据输出，而DSP可能是16位数据输入，在单片机与DSP 连接时就可以使用FIFO来达到数据匹配的目的。

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异步FIFO设计（非常详细，图文并茂，值得一看！）

异步FIFO设计（非常详细，图文并茂，值得一看！）

异步FIFO设计（非常详细，图文并茂，值得一看！）一、概述在大规模ASIC或FPGA设计中，多时钟系统往往是不可避免的，这样就产生了不同时钟域数据传输的问题，其中一个比较好的解决方案就是使用异步FIFO来作不同时钟域数据传输的缓冲区，这样既可以使相异时钟域数据传输的时序要求变得宽松，也提高了它们之间的传输效率。

此文内容就是阐述异步FIFO的设计。

二、设计原理2.1结构框图Fig. 2.1.1如上图所示的同步模块synchronize to write clk，其作用是把读时钟域的读指针rd_ptr采集到写时钟（wr_clk）域，然后和写指针wr_ptr进行比较从而产生或撤消写满标志位wr_full；类似地，同步模块synchronize to read clk的作用是把写时钟域的写指针wr_ptr采集到读时钟域，然后和读指针rd_ptr进行比较从而产生或撤消读空标志位rd_empty。

另外还有写指针wr_ptr和写满标志位wr_full产生模块，读指针rd_ptr和读空标志位rd_empty产生模块，以及双端口存储RAM模块。

2.2 二进制计数器存在的问题异步FIFO读写指针需要在数学上的操作和比较才能产生准确的空满标志位，但由于读写指针属于不同的时钟域及读写时钟相位关系的不确定性，同步模块采集另一时钟域的指针时，此指针有可能正处在跳变的过程中，如图Fig.2.2.1所示，那么采集到的值很有可能是不期望的值，当然，不期望的错误结果也会随之发生。

Fig. 2.2.1上图中，rd_ptr2sync 3和4以及4和5之间的中间态是由于到各寄存器的时钟rd_clk存在偏差而引起的。

二进制的递增操作，在大多数情况下都会有两位或者两以上的bit位在同一个递增操作内发生变化，但由于实际电路中会存在时钟偏差和不同的路径延时，二进制计数器在自增时会不可避免地产生错误的中间结果，如图Fig.2.2.2。

Fig.2.2.2上图是Fig.2.2.1的电路原型以及局部波形的放大。

一种高性能异步FIFO的设计与实现

一种高性能异步FIFO的设计与实现

27卷 第8期2010年8月微电子学与计算机M ICROELECTRONICS &COM PUTERVol.27 No.8August 2010收稿日期:2010-05-13;修回日期:2010-06-08一种高性能异步FIFO 的设计与实现李 冬1,赵志凯2(1中国矿业大学信息与电气工程学院,江苏徐州221008;2中国矿业大学计算机科学与技术学院,江苏徐州221008)摘 要:提供了一种全新的高性能异步FIF O 设计方案.首先定义了F IFO 的通信协议和总体结构设计,然后围绕如何提高FIF O 性能依次论述了存储阵列设计、读写控制逻辑和空/满判断逻辑的设计方法.通过与FPGA 本身的F IF O 模块比较,该方案可以提高FI FO 性能30%以上.关键词:异步F IFO ;亚稳态;多时钟中图分类号:T P302 文献标识码:A 文章编号:1000-7180(2010)08-0145-04Design and Implementation of High Performance Asynchronous FIFOLI Dong 1,ZHAO Zhi kai 2(1School of I nformation and Electr ical Engineering,China U niversity of M ining and T echnolog y,Xuzhou 221008,China;2School of Co mputer Science and T echnolo gy,China U niversity of M ining and T echnology ,Xuzhou 221008,China)Abstract:T hi s paper presents a high performance FIF O desig n t hat interfaces subsystems on a chip working at different speeds.T he communication protocol and the ar chitecture of F IFO are pr oposed at first.A im at improving its operation speed,the design of stor ag e array,read/w rite control logic and full/empty status logic are described par ed with the ex isting F IFO block,the desig n s performance improv ement r atio is more than 30percent.Key words:asy nchr onous FIF O;meta stability;multiple clock1 引言随着计算机及电子器件的飞速发展,高速处理器中的逻辑越来越复杂,芯片规模不断扩大,在一个芯片中常常含有多个不同的高速时钟.当数据从一个时钟域传输到另一个时钟域时,确保数据在高速状态下的可靠传输就成为一个重要问题.异步FIFO (First In First Out)单元成为解决这类跨时钟域的数据可靠传输问题的不可缺少的元件.异步FIFO 是一个缓冲存储部件,用于在两个不同时钟域之间进行数据交换.数据从一个时钟域生成并写入FIFO,然后从另外的时钟域读出并被使用.为了提高FIFO 的性能,需要精心设计FIFO 的体系结构和电路实现.为此,文中对已有的工作进行了仔细研究.不同的设计有不同的读写控制策略和空/满逻辑判断方法.有些方法会导致性能降低,比如存储阵列会严重影响系统性能[1]、在设计中使用减法器来进行空/满逻辑判断也会降低系统性能[2].文中基于FIFO 存储电路的功能和特点,讨论了FIFO 设计的关键技术,重点探讨了高性能异步FIFO 的设计和实现方法.2 总体结构2.1 外部端口FIFO 是一种用来作为缓冲的存储器,它能对数据进行快速顺序的存储和发送,主要用来解决不同速率器件间的速率匹配问题.图1是采用FIFO 连接的数据通信系统.图1中,数据发送系统和数据接收系统采用不同的工作时钟.数据发送系统产生数据,数据接收系统使用数据.FIFO 模块通过不同的端口分别与数据发送系统和数据接收系统连接,其中与数据发送系统连接的端口统称为 写端口!,与数据接收系统图1 采用F IFO 连接的数据通信系统连接的端口统称为 读端口!.写端口包括四组信号,分别是:(1)req put 来自数据发送系统的发送请求信号;(2)data put 数据发送总线;(3)full 该值为1时表示FIFO 存储空间满;(4)clk put 数据发送系统工作时钟.读端口包括五组信号:(1)req get 来自数据接收系统的数据请求信号;(2)valid get 标志接收的数据是否有效;(3)empty 该值为1时表示FIFO 存储空间空;(4)data get 数据接收总线;(5)clk get 数据接收系统工作时钟.2.2 通信协议FIFO 的写端口和读端口分别遵循不同的通信协议.写端口的数据通信协议如下:当数据发送系统有数据需要传输时,在clk put 时钟上升沿来临之前,数据需要放在dataput总线上,并给出req put 信号,如果在时钟上升沿来临时,full 信号为低电平,则数据被写入FIFO.如果时钟上升沿来临时,full 为高电平,则数据发送系统需要一直等待full 信号变为低电平,数据才能正常发送.如图2所示,在时钟沿A,数据被正确写入FI FO;在时钟沿B,数据不能被写入FIFO,需要等待FIFO 腾空.图2 F IFO 写端口的时序图读端口的数据通信协议如下:当数据发送系统有数据需要传输时,在clk get 时钟的上升沿来临之前,数据接收系统首先发送req g et 信号,如果FIFO 中存在有效数据,那么数据将被放在data get 数据总线上,同时valid g et 和em pty 信号也被置为相应的值.在clkget 的下一个时钟沿来临时,数据接收系统可以根据后两个信号来决定数据总线上的data get 数据是否有效.valid get 表示当前读取的数据是否有效,empty 表示当前数据读取之后,FIFO 是否为空,在系统初始化时,empty 的初值置为0.2.3 结构设计FIFO 的总体结构如图3所示.与RAM 相比,FIFO 对存储阵列按顺序读写,不需要额外的地址端口.图3 FI FO 的总体结构FIFO 的存储阵列类似于一片双端口的RAM,可以同时执行读操作和写操作,读写操作受控于不同的时钟.空/满状态判断逻辑根据读、写指针的变化实时检测当前FIFO 的空/满状态.读控制和写控制逻辑分别根据相应的读写信号,控制存储存储阵列执行读操作和写操作.3 存储阵列与读写控制逻辑改善存储阵列与读、写控制逻辑是提高FIFO 性能的有效途径.3.1 存储阵列设计当前广泛使用的片上存储单元有SRAM 、DRAM 和Flash 等多种形式.由于对FIFO 进行读、写操作的性能与存储阵列的性能密切相关,因此我们选择SRAM 来构建存储整列.SRAM 是静态随机存取存储器,它的每一个单元由6个尺寸不同的晶体管构成[1],它存储数据是依靠晶体管之间的正反馈结构.在执行读写操作时,由于它既不需要像DRAM 那样的预充电-求值过程,也不需要Flash 那样的编程-擦除过程,因而效率较高.146微电子学与计算机2010年通过对晶体管尺寸的优化,读写性能可以得到较大改善.为了加快读操作的时间,SRAM采用了灵敏放大单元,以便加快读操作的时间并提高数据的可靠性.多个SRAM单元排列在一起构成了存储阵列.为了便于同时优化读、写性能,阵列的排列需要尽量接近方形.3.2 读写控制逻辑FIFO的读写控制逻辑控制读写指针和存储阵列进行工作.FIFO对存储阵列按地址依次读写.系统初始化之后,FIFO的读写指针均指向0地址,每执行一次读操作或者写操作,相应的读写指针顺序加1.当指针移到存储阵列的最后一个位置后,下一个操作会使指针返回地址0.读写指针如此周而复始地变化,FIFO空间得到了最有效的运用.写指针总是指向下一个要写入的单元,每执行完一次写操作后,写指针指向下一个将要写入的存储单元.在写操作之前,需要判断写指针指向的单元是否可以写入,这需要空/满判断逻辑的信号支持.在clk put时钟的上升沿,如果req put信号有效,并且full无效,那么数据data put在这一时钟沿被写入存储阵列,同时写指针加1指向下一个将要被写入的单元.如果full信号有效,那么req put信号需要一直保持,直到full信号无效数据才能被写入.与此类似,读指针总是指向当前被读出的单元.每执行完一次读操作后,读指针指向下一个将要读出的存储单元.在读操作之前,需要判断读指针指向的单元是否可以读出,这需要空/满判断逻辑的信号支持.在clk get时钟的上升沿,如果req get信号有效,并且empty无效,那么数据在这一时钟沿被放在data g et数据总线上,同时读指针加1指向下一个将要被写入的单元,valid get信号置为有效.如果empty信号有效,那么valid get信号被置为无效,req get信号需要一直保持,直到empty信号无效数据才能被读出.对于数据量比较大的异步通信系统来说,上述读写控制逻辑可以实现每个时钟周期写入或者读出一个数据项,大大提高了数据读写的效率.同时,时序控制逻辑简单,便于实现.我们采用verilog语言实现了上述读写控制逻辑,并通过逻辑综合在FP GA中进行了实现.4 空/满判断逻辑分析4.1 空/满判断逻辑在FIFO进行读写操作之前,需要正确判断FI FO的存储状态,以免出现误读或者误写.正确判断FIFO的空/满状态是FIFO设计的关键点之一.空/满状态判断的原则是写满而不溢出,读空而不多读[3],以免造成数据丢失或者误用.如何设计FIFO[4]的空/满状态判断逻辑关系FIFO的读写性能.当读写指针在同一时刻指向同一个内存位置时,FIFO处于空或者满状态,否则为非空非满状态,FIFO可以随意执行读写操作.然而,当读写指针重合时,具体是空还是满要通过逻辑进行分析.传统的判断方法是另外设置一个状态位[5],作为最高位,其余作为地址位.当系统初始化时,状态位和地址位均置0.当读写指针的地址位和状态位全部吻合时,FIFO处于空状态;当读写指针的地址位相同而状态位不同时,说明写指针比读指针多循环一次,FIFO处于满状态.这种状态判断逻辑工作频率低且占面积大,不适用于高度集成化和快速数据处理的场合[3].为了快速判断空/满状态,我们采用为每个存储单元附加一个锁存器来标志单元的存储状态.当某个单元被写入数据时,锁存器被置1表示单元处于满状态.当某单元的数据被读出时,锁存器的状态被置0,表示单元处于空状态.假设第i个单元的满状态用f i表示,空状态用ei表示.对于含有N个存储单元的FIFO来说,可以分别采用式(1)和式(2)来进行空/满状态判断.公式中的AND和OR分别表示逻辑与!操作和逻辑或!操作.full=ANDNi=1(f i)(1)em pty=ORNi=1(ei)(2)以上判断逻辑如果用组合逻辑实现,虽然运行效率较高,但是逻辑规模大,需要占用较大的芯片面积.为了克服这个缺点,采用动态逻辑来实现状态判断,从而在减小芯片面积的同时获得更高的运行效率.图4是采用动态逻辑来判断含有4个存储单元的FIFO的空/满状态判断的电路图.从图中可以看出,空/满判断逻辑只需要较少的芯片资源.对于含有更多存储单元的FIFO来说,判断逻辑可以进行相似的扩充.4.2 亚稳态的避免异步电路设计需要妥善处理亚稳态的问题.当异步信号在不同的时钟域中传输时,由于工作时钟不同,如果某信号在变化的过程中恰好被采样,那么采样信号的状态变得不可确定,这种现象称为亚稳态[1].147第8期李冬,等:一种高性能异步FI FO的设计与实现图4 采用动态逻辑的空/满状态检测电路在异步FIFO的设计中,发送端口和接收端口采用不同的工作时钟.而空/满判断逻辑与两个时钟均密切相关,因而可能产生亚稳态的问题.一旦产生亚稳态,说明信号电平不稳定.如果这种状况持续的时间大于一个时钟周期,不稳定的数据状态就会造成下一级的触发器错误接收或者发送电平信号,从而影响整个FIFO的数据传输.在异步FIFO数据传输过程中,由于发送端和接收端的时钟不同,建立时间和保持时间的冲突不可避免,因而一定会产生亚稳态的问题.解决亚稳态的问题需要从分析时序电路的特性入手.对于时序器件来说,信号相对于时钟满足建立时间和保持时间是保证信号被可靠采样的前提.根据亚稳态产生的条件,可以对不同时钟域输入的信号采用双所存器连续锁存两次.如果第一个锁存器锁存到一个不稳定的电平信号,在经过一个时钟后可能趋于稳定,从而得到一个稳态的信号值.虽然亚稳态不可避免,但采用这种双所存结构之后,电路出现亚稳态的概率可以将到非常低的程度.5 实验验证采用FPGA对文中设计的FIFO的控制逻辑和状态检测逻辑进行了验证.数字逻辑部分采用了Verilog硬件描述语言进行实现.验证实验在Falcon -E25T G开发平台上进行,使用的FPGA为Xilinx 的SPARTAN3E.设计和仿真环境采用Xilinx的ISE9.1i.FIFO的存储体部分例化了FPGA提供的块RAM.FIFO的数据宽度为8位,深度为4096.通过实验,文中设计的FIFO单元的读写性能可以达到400MH z左右,比ISE工具自动生成的FIFO单元的工作频率提高了约100MH z,FIFO性能提高幅度达到30%以上.与ISE自动生成的FIFO相比,本文中FIFO所占用的FPGA资源有所增加,约增加15%左右.在高性能设计中,在增加少许资源的情况下获得显著的性能提升是值得的.6 结束语文中讨论了高速异步FIFO电路的设计方法,通过精心设计FIFO体系结构、读写电路和状态检测电路,可以实现FIFO工作性能的大幅提升.文中的设计用于FPGA设计,可以有效解决多时钟域之间的高速数据通信问题.参考文献:[1]Rabaey J M,Chandrakasan A,Nikolic B.数字集成电路∀∀∀电路、系统与设计[M].2版.周润德,译.北京:清华大学出版社,2004.[2]刘洪波,龙娟,郝晓莉,等.异步状态判断的研究与设计[J].微电子学与计算机,2007,24(3):81-84.[3]徐海铭,程月东.高速异步FI FO设计[J].电子与封装,2009(6):14-16.[4]Chelcea T,N owick S M.A low-latency FIF O for mix ed-clock systems[C]//Pro ceedings of the IEEE Computer Societ y A nnual W orkshop on VL SI(W VL SI 00).Orlan do,2000:119.[5]于海,樊晓桠.基于F PGA异步F IFO的研究与实现[J].微电子学与计算机,2007,24(3):210-213.作者简介:李 冬 女,(1989-).研究方向为电子电路.赵志凯 男,(1983-),博士研究生.研究方向为机器学习、模式识别.148微电子学与计算机2010年。

《利用FIFO的高速数据采集系统设计》毕业论文

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《利用FIFO的高速数据采集系统设计》毕业论文————————————————————————————————作者：————————————————————————————————日期：吴轩昂 070105432王利 机电工程学院 探测制导与控制技术毕业设计说明书利用FIFO 的高速数据采集系统设计学生姓名： 学号：学 院:专 业：指导教师：2011 年 5 月利用FIFO的高速数据采集系统设计摘要高速数据采集存储技术在通信、航天、气象等领域中有广泛的应用。

随着各领域的不断发展，对数据采集的速率及容量要求越来越高。

高速数据采集主要包括数据接收与存储、串口总线应用、程序驱动等，实时、高速、连续、大量地采集存储数据.寻找一种使用方便的A/D转换器件，通过简单FIFO电路在单片机的控制下得到性能优良的高速数据采集系统，是本次设计的目标.本文介绍了本项研究目标与总体现状,在国民经济中的实用价值。

正文部分给出了系统设计中利用单片机控制下的FIFO电路的必要的理论分析及实验装置。

最后总结了本次的设计工作，指出进一步研究的方向.【关键词】：高速数据采集,A/D转换，FIFO,单片机High—speed Data Acquisition ＆Storage System using FIFOAbstractHigh—speed data acquisition & storage systems is widely used in many fields such as communication，navigation and meteorology．As the developing of the science technology in many fields，data storage systems of high—speed and large capacity have been increasingly focused．High-speed data acquisition & storage systems involves lots of key technologies such as data acquisition and storage，computer bus application and driver programming,with many critical issues such as high-speed，real-time，large capacity and continuation．Designing a high performance high—speed data acquisition system using A/D conversion chip and easy FIFO-circuit under control of a microcontroller is the target of this design．个人收集整理，勿做商业用途本文为互联网收集，请勿用作商业用途The purpose ，the situation of current data acquisition field , and its value in our social economy is discussed．In the main passage，the necessary way by using a FIFO with a microcontroller to analysis and testing is given. The general work of this paper is summarized, and the further research direction is pointed out at last．【Keywords】：High-speed data acquisition & storage，A/D conversion，FIFO，microcontroller目录1 引言 01.1 研究背景与意义 01。

基于FPGA的高速异步FIFO存储器的设计与实现

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信息科技中国科技信息２００９年第２期ＣＨＩＮＡＳＣＩＥＮＣＥＡＮＤＴＥＣＨＮＯＬＯＧＹＩＮＦＯＲＭＡＴＩＯＮＪａｎ．２００９基于Ｆ１》ＧＡ的离述舞步ＦＩＦＯ存储器的设计与实现罗先哲１张仁吉吉２付大鹏２１、贵州大学科技学院２、贵州大学电子科学与信息技术学院５５００２５摘要本文在介绍异步ＦｌＦ０基本原理及结构的基础上，采用ＶｅｒｉｌｏｇＨＤＬ硬件描述语言对异步ＦＩＦＯ存储器进行了ＲＴＬ级设计。

在设计中采用格雷码对读写地址进行编码，有效的避免了亚稳态的产生；并使用ＡＬＴＥＰ，，Ａ公司的集成开发环境ｑｕａｒｔｕｓＩｌ７．０对设计进行了编译仿真，最后在该公司的Ｃｙｃｌｏｎｅ系列器件ＥＰｌＣ３Ｔ１００（３６上通过了验证。

袭键词Ｈ。

蠕异步ＦＩＦ０；ＦＰＧＡ；格雷码；亚稳态；ＶｅｒｉｌｏｇＨＤＬ曲‰ｔｒ∞ｔ－ｊ：镬Ｔｈｉ９ｐａｐｅｒｐｒｅｓｅｎｔｅｄｔｈｅｂ；毗ｐｒｆｎｃｉｐ慨ａｒｌｄｓｔｒｄｃｔｂｌ＇ｅｏｆｔｈｅａｓｙｎｃｈｒｏｎｏｕｓＦＩＦＯｍｅｍｏｒｙ，ａｎｄｇｉｖｅｎｔｉｌｅｇＴＬｄｅｓｉｇｎｗｈｉｃｈｂａｓｅｄｔｈｅＶｅｒｉｌｏｇＨＤＬｌａｎｇｕａｇｅ．ＩｎＳｈｉｓｄｅｓｉｇｎ，ｉｔｉｓｓｕｃｃｅｅｄｉｎｅｌｉｍｉｎａｔｉｎｇｍｅｔａｓｔａｂｉｌｉｔｙｂｙｕｓｉｎｇＧｒａｙｃｏｄｅｔｏｃｏｄｉｎｇａｄｄｒｅｓｓｃｏｄｅ．ＴｈｅｄｅｓｉｇｎｃｏｍｐｉｌｅｄａｎｄｓｉｍｕｌａｔｅｄｂｙＡＬＴＥＲＡ’ｓｓｏｆｔｗａｒｅＱｕａｒｔｕｓＩＩ７．０．Ａｔｈｓｔ，ｉｔｒｅｍｉｎｄｂｙｔｈｅｄｅｖｉｃｅＥＰ１ＣＳＴ１００Ｃ６ｏｆＡＬＴＥＲＡ’ＳＣｙｃｌｏｎｅｆａｍｉｌｙ．ａ删０胁脚ｕ地ｓｈｏｗｓｔ『）ａｔ，ｔ『Ｉｅｄｅｓｉｇｎ船ｓｕｃｃｅｅｄ．黼ｗｏｒｄ，，．‘罐Ａ９ｙｎｃｈＦＩＦ０；ＦＰＧＡ；Ｇｒｅｙｃｏｄｅ；ｍｅｔａｓｔａｂｌｌｉｔｙ；ＶｅｒｉｌｏｇＨＤＬ１引言随着集成电路工艺的不断发展，在同一个芯片上集成整个系统已成为可能，ＩＣ设计已进入ＳｏＣ时代。