微机原理课件 8088管脚功能
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第5讲 8086_8088微处理器引脚功能、总线结构和时序
第五讲第五讲80868088微处理器引脚功能总线结构和时序总线结构和时序微处理器引脚功能第一节第一节80868088引脚信号和功能引脚信号和功能第二节第二节80868088最小模式和最大模式最小模式和最大模式第三节第三节80868088主要操作主要操作第四节第四节8086存储器的分体结构存储器的分体结构第一节第一节80868088引脚信号和功能引脚信号和功能一一80868088的两种工作模式的两种工作模式二二80868088引脚信号和功能引脚信号和功能80868088cpu有两种模式
第五讲 8086/8088微处理器引脚功能、 总线结构和时序
0、 引言与复习 第一节、8086/8088引脚信号和功能 第二节、8086/8088最小模式和最大模式 第三节、8086/8088主要操作和时序 第四节、 8086存储器的分体结构
0、引言与复习
接口技术中我们需用到CPU的引脚信号： 连接I/O接口芯片，连接存储器芯片——CPU各 个引脚有何作用？输出什么信号？当连接存储器 （或I/O接口）芯片时如何连接？…… 都需我们熟悉CPU的引脚信号Î
ALE (QS0)
AD0
ALE(QS0)
INTA (QS1)
NMI
INTA(QS1)
TEST
INTR
TEST
READY
CLK
READY
RESET
地
RESET
8086/8088外部引脚图（括号内为最大模式时引脚名） MN/MX
地
Vcc(5V)
AD14
AD15
8086/8088CPU是双列直插式
芯片， 共有40条引脚;
（3）控制总线
地 AD14
Vcc(5V) AD15
②RD读控制引脚（32脚，
第五讲 8086/8088微处理器引脚功能、 总线结构和时序
0、 引言与复习 第一节、8086/8088引脚信号和功能 第二节、8086/8088最小模式和最大模式 第三节、8086/8088主要操作和时序 第四节、 8086存储器的分体结构
0、引言与复习
接口技术中我们需用到CPU的引脚信号： 连接I/O接口芯片，连接存储器芯片——CPU各 个引脚有何作用？输出什么信号？当连接存储器 （或I/O接口）芯片时如何连接？…… 都需我们熟悉CPU的引脚信号Î
ALE (QS0)
AD0
ALE(QS0)
INTA (QS1)
NMI
INTA(QS1)
TEST
INTR
TEST
READY
CLK
READY
RESET
地
RESET
8086/8088外部引脚图（括号内为最大模式时引脚名） MN/MX
地
Vcc(5V)
AD14
AD15
8086/8088CPU是双列直插式
芯片， 共有40条引脚;
（3）控制总线
地 AD14
Vcc(5V) AD15
②RD读控制引脚（32脚，
微机原理第二章课件-8086_8088微处理器的内部结构分解
(3) 6字节的指令队列：总线接口部件从内 存中取来的指令放在一个缓冲区中，这个 缓冲区叫指令队列。执行部件在执行指令 过程中从指令队列取来指令执行。 (4) 输入/输出控制电路：该控制电路将 8086CPU的片内总线与系统总线相连，是 8086CPU与外部交换数据的必经之路。
2、执行部件EU(Execution Unit)
第二节 CPU的外部结构
8086/8088CPU芯片都是40条引脚的双列 直插式封装。部分引脚采用了分时复用方 式，即同一条引脚在不同的时刻具有不同 的用途。如图2.3所示。 8086/8088CPU可有两种工作模式，即最 大模式和最小模式。不同模式下个别引脚 的功能是不同的。
GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND
(4) 标志寄存器FR
FR主要用来标志运算结果的状态，以及控制CPU的 操作。各标志位定义如图2. 2所示（共有9个标志）：
下图是80x86微处理器的标志寄存器，从 图中可知，他们是向下兼容的。
标志位共有9个，6个是状态标志，用来表示运算结果的 特征，包括CF、PF、AF、ZF、SF和OF；3个是控制标志， 用来控制CPU的操作，包括IF、DF和TF。 ① 状态标志： CF：进位标志，表示本次运算中最高位（第7位或第15 位）有进位或有借位。 PF：奇偶标志。 PF=1表示本次运算中低8位有偶数个 “1”； PF=0表示有奇数个“1”。 AF：辅助进位标志。 AF=1表示本次运算第3位向第4位有 进位或有借位。在十进制运算中作为是否进行十进制调整 的依据。 ZF：零标志。ZF=1表示本次运算结果为零，否则ZF=0 SF：符号标志。 SF=0为正数； SF=1为负数。 OF：溢出标志。 OF=1表示本次运算结果产生溢出，否则 OF=0。所谓溢出就是指运算结果超出了相应类型数据所能
微机原理与接口技术：8088引脚定义
8088引脚定义
AD 7～AD0：8088地址/数据分时复用总线（address/data bus ），双向，三态。
A15～A8：8位地址信号，输出，三态。
在整个总线周期内提供存储器高8位地址。
A19/S 6～A16/S3：分时复用地址/状态总线（address/status bus ），输出，三态。
提供地址信号
A19～A16及状态位S6～S3。
INTR ： 中断请求（interrupt request ）信号，输入，用来申请一个硬件中断。
当IF=1时，若
INTR 保持高电平，则8088在当前指令执行完毕后就进入中断响应周期（INTA
̅̅̅̅̅̅̅变为有效）。
NMI ： 非屏蔽中断（non-maskable interrupt ）输入信号。
与INTR 信号类似，但NMI 中断不
必检查IF 标志位是否为1。
IO/M
̅： 输出，三态。
该引脚选择存储器或I/O 端口，即微处理器地址总线是存储器地址还是I/O 端口地址。
RD
̅̅̅̅： 读信号，输出，三态。
当它为低电平时，CPU 通过数据总线接收来自存储器或I/O 设备的数据。
WR ̅̅̅̅̅： 写选通信号，输出，三态。
指示8086/8088正在输出数据给存储器或I/O 设备。
在WR
̅̅̅̅为低电平期间，数据总线包含给存储器或I/O 设备的有效数据。
INTA
̅̅̅̅̅： 中断响应（interrupt acknowledge ）信号，输出。
响应INTR 输入。
该引脚常用来选通中断向量码以响应中断请求。
微机原理2.2
（8）BHE/S7 数据总线高8位允许/状态S7信号（输出） 数据总线高8位允许/状态S 信号（输出）
总线上传输； 当BHE=0（有效）时，允许高8位数据在D15～D8 总线上传输； BHE=0（有效） 允许高8位数据在D 其他时刻，该引脚用作状态S7信号线，S7为备用信号 S7信号线 为备用信号。 其他时刻，该引脚用作状态S7信号线，S7为备用信号。
8086CPU引脚功能 §2.2 8086CPU引脚功能 8086CPU采用 引脚 采用40引脚 采用 引脚DIP（双列直插）封 （双列直插） 条线分为地址总线 装。40条线分为地址总线、数据总线和控制总 条线分为地址总线、 线。 分时复用——同一根引脚在不同时间传送 同一根引脚在不同时间传送 分时复用 不同信息。 不同信息。
8086/8088CPU引脚功能 §2.2 8086/8088CPU引脚功能
三、控制总线 1.与工作方式无关的控制总线（ 与工作方式无关的控制总线 1.与工作方式无关的控制总线（8根） 测试信号（输入） 当执行WAIT WAIT等待指 （7）TEST 测试信号（输入）——当执行WAIT等待指
令期间， CPU每隔 个时钟周期对TEST信号进行检测， 每隔5 TEST信号进行检测 令期间， CPU每隔5个时钟周期对TEST信号进行检测，直至 TEST=0（有效）才结束等待，执行下一条指令。 TEST=0（有效）才结束等待，执行下一条指令。
最大方式） 最小方式 （最大方式）
—VCC AD15 →A16/S3 → A17/S4 → A18/S5 → A19/S6 → BHE/S7 ←MN/MX →RD ←HOLD →HLDA →WR →M/IO →DT/R →DEN →ALE →INTA ←TEST ←READY ←RESET
内部结构及引脚功能
EU状态
从BIU指令队列前部取出指令，经指令译码后，执行指令。 访问存储器、I/O口，向BIU提出总线周期申请。 BIU指令队列空时，EU处于等待状态。
B
A
8086 CPU内部结构及工作过程
8086 CPU内部寄存器
2.1 8086 寄存器 内部寄存器存放运算中的操作数、操作数地址、中间结果及最后结果。存取速度比存储器快许多。编程时须了解各寄存器的功能和用法。8088与8086内部寄存器完全相同。
BX（Base）基地址指针，可存放偏移地址;
CX（Count）计数寄存器，在循环操作时作计数器用，用于控制循环程序的执行次数;
DX（Data）数据寄存器，在乘、除法及I/O端口操作时有专门用途。
3
2
1
4
5
数据寄存器也可有专门用途（详见第3章）例如
8086寄存器
地址指针和变址寄存器SP、BP、SI、DI以及基址寄存器BX，可与段寄存器配合使用，一起构成内存的物理地址。
2.4 8086的工作模式和总线操作
本章主要内容
典型微处理器的主要性能指标
微处理器性能简介
*
主频:CPU的时钟频率
外频:系统总线的工作频率（系统时钟频率）
倍频:主频与外频之比的倍数；主频=外频×倍频
内存总线速度：CPU与二级高速缓存和内存之间的通信速度
扩展总线速度：CPU和外部设备交换数据的速度
这些寄存器存放段内地址的偏移量（Offset），与段寄存器配合后，可实现灵活的寻址。
主要在堆栈操作、字符串操作和访问存储器时使用。
02
01
03
地址指针和变址寄存器
8086寄存器
堆栈指针SP（Stack Pointer）和基址指针BP（Base Pointer）可与堆栈段寄存器SS（Stack Segment）联合使用，用于设置或访问堆栈段。
80868088引脚图+内部组成框图
80868088引脚图+内部组成框图8086（16位）/8088（准16位）引脚图及内部组成框图◆8086/8088外部结构：——表现为数量有限的输入/输出引脚（构成了处理器级总线）。
——均为40引脚。
◆8086/8088内部组成:EU执行单元和BIU总线接口单元两个独立单元组成。
EU execution unit →不直接与外部打交道。
BIU bus interface unit→负责与外部存储器和I/O端口交换数据。
EU的任务：负责执行所有指令、给BIU单元提供地址信息和数据信息、管理通用寄存器、标志寄存器。
BIU的任务：负责执行所有的外部总线周期。
取指令：从存储器指定地址取出指令送入指令队列排队等待EU控制器按顺序执行。
执行指令：根据EU命令对指定存储单元或I/O端口存取数据。
8086与8088主要区别:内部指令队列缓冲器大小不同和外部数据总线位数不同[内部]内部ALU数据总线根数相同。
→都具有16位数据总线。
可处理8位的或16位的数据。
内部Q总线根数相同。
→都具有8位的指令队列总线Q总线。
内部指令队列缓冲器大小不同。
8086→可容纳6个字节，且在每一个总线周期从存储器可以取出2个字节的指令代码填入指令队列。
8088→只能容纳4个字节，且在每一个总线周期从存储器只能取出1个字节的指令代码填入指令队列。
[外部]外部地址总线根数相同。
→都有20根地址总线。
直接寻址1M字节存储器：202=1M直接寻址64K个I/O端口（寄存器）：162=64K外部数据总线位数不同。
8086外部→16根数据总线。
8088外部→8根数据总线。
微机原理课件第二章 80X86微处理器
SF=1：记录运算结果的符号为负。 SF=0：记录运算结果的符号为正。
③
ZF（Zero Flag）零标志
ZF=1：运算结果为0。 ZF=0：运算结果不为0。
④
CF（Carry Flag）进位标志 CF=1：记录运算时从最高有效位产生进位值。
CF=0：记录运算时从最高有效位不产生进位值。
8086/8088微处理器的基本结构
返回
8086/8088微处理器的基本结构
3、寄存器结构
(1) 通用寄存器组
AX、BX、CX、DX 作为通用寄存器。
用来暂存计算过程中所用到的操作数，结果或其它信息。 访问形式: 可以用16位的访问; 或者可以用字节（8位）形式访问, 它们的高8位记作 : AH 、 BH 、 CH 、 DH 。 它们的低8位记作 : AL 、 BL 、 CL 、 DL 。
8086/8088微处理器的基本结构 CX——Count可以作计数寄存器使用。 在循环LOOP指令和串处理指令中用作隐含计数器。 例： MOV CX , 200H AGAIN: …… …… LOOP AGAIN ；（CX)-1(CX),结果0转 AGAIN DX——Data可以作为数据寄存器使用。 一般在双字长乘除法运算时， 把DX和AX组合在一起存放一个双字长(32位)数，DX用来存 放高16位; 对某些I/O操作DX可用来存放I/O的端口地址（口地址 256）。 例： MUL BX ; (AX)(BX)(DX)(AX) 例: IN AL , DX
执行部件EU从指令队列取指 令，并执行。
8086/8088微处理器的基本结构
1、总线接口单元
BIU（Bus Interface Unit）
（1）．功能：负责与 M、I/O 端口传送数据。
③
ZF（Zero Flag）零标志
ZF=1：运算结果为0。 ZF=0：运算结果不为0。
④
CF（Carry Flag）进位标志 CF=1：记录运算时从最高有效位产生进位值。
CF=0：记录运算时从最高有效位不产生进位值。
8086/8088微处理器的基本结构
返回
8086/8088微处理器的基本结构
3、寄存器结构
(1) 通用寄存器组
AX、BX、CX、DX 作为通用寄存器。
用来暂存计算过程中所用到的操作数，结果或其它信息。 访问形式: 可以用16位的访问; 或者可以用字节（8位）形式访问, 它们的高8位记作 : AH 、 BH 、 CH 、 DH 。 它们的低8位记作 : AL 、 BL 、 CL 、 DL 。
8086/8088微处理器的基本结构 CX——Count可以作计数寄存器使用。 在循环LOOP指令和串处理指令中用作隐含计数器。 例： MOV CX , 200H AGAIN: …… …… LOOP AGAIN ；（CX)-1(CX),结果0转 AGAIN DX——Data可以作为数据寄存器使用。 一般在双字长乘除法运算时， 把DX和AX组合在一起存放一个双字长(32位)数，DX用来存 放高16位; 对某些I/O操作DX可用来存放I/O的端口地址（口地址 256）。 例： MUL BX ; (AX)(BX)(DX)(AX) 例: IN AL , DX
执行部件EU从指令队列取指 令，并执行。
8086/8088微处理器的基本结构
1、总线接口单元
BIU（Bus Interface Unit）
（1）．功能：负责与 M、I/O 端口传送数据。
微型计算机原理与汇编语言 第3章-2 80868088引脚及其功能
第3章 80x86微处理器
3.2.4 8086/8088引脚及其功能 8086可工作于两种模式下，即： 最小模式和最大模式。 最小模式不支持8087。存储器和I/O控制信号全部由 CPU产生。 最大模式支持8087。 CPU的部分信号线被用作8087 的控制，因此需要由8288总线控制器来产生这些控 制信号。
TEST引脚变为低电平，
CPU结束等待状态，执行下一条指令，以使CPU与外部硬件同步。 (此引脚主要用于与8087相连） (7) RD (Read)：引脚32，读控制信号，输出。当 RD =0时， 表示将要执行一个对存储器或I/O端口的读操作。到底是从存储 单元还是从I/O端口读取数据，取决于 信号。
第3章 80x86微处理器 (3) CLK(Clock) ： 引 脚 19 ， 系 统 时 钟 ， 输 入 。 它 通 常 与 8284A时钟发生器的时钟输出端相连。该时钟信号有效高电平与 时钟周期的比为1∶3。 (4) RESET：引脚21，复位信号，输入，高电平有效。复 位信号使处理器马上结束现行操作，对处理器内部寄存器进行 初始化。8086/8088要求复位脉冲宽度不得小于4个时钟周期。复 位后，内部寄存器的状态如表3.4所示。系统正常运行时， RESET保持低电平。
第3章 80x86微处理器
第3章 80x86微处理器
第3章 80x86微处理器
第3章 80x86微处理器 在最小方式下，第2431引脚的功能如下： (1) INTA(Interrupt Acknowledge)：引脚24，中断响应信号， 输出。该信号用于对外设的中断请求(经INTR引脚送入CPU)作 出响应。INTA实际上是两个连续的负脉冲信号，第一个负脉冲 通知外设接口，它发出的中断请求已被允许；外设接口接到第2 个负脉冲后，将中断类型号放到数据总线上，以便CPU根据中 断类型号到内存的中断向量表中找出对应中断的中断服务程序 入口地址，从而转去执行中断服务程序。
3.2.4 8086/8088引脚及其功能 8086可工作于两种模式下，即： 最小模式和最大模式。 最小模式不支持8087。存储器和I/O控制信号全部由 CPU产生。 最大模式支持8087。 CPU的部分信号线被用作8087 的控制，因此需要由8288总线控制器来产生这些控 制信号。
TEST引脚变为低电平，
CPU结束等待状态，执行下一条指令，以使CPU与外部硬件同步。 (此引脚主要用于与8087相连） (7) RD (Read)：引脚32，读控制信号，输出。当 RD =0时， 表示将要执行一个对存储器或I/O端口的读操作。到底是从存储 单元还是从I/O端口读取数据，取决于 信号。
第3章 80x86微处理器 (3) CLK(Clock) ： 引 脚 19 ， 系 统 时 钟 ， 输 入 。 它 通 常 与 8284A时钟发生器的时钟输出端相连。该时钟信号有效高电平与 时钟周期的比为1∶3。 (4) RESET：引脚21，复位信号，输入，高电平有效。复 位信号使处理器马上结束现行操作，对处理器内部寄存器进行 初始化。8086/8088要求复位脉冲宽度不得小于4个时钟周期。复 位后，内部寄存器的状态如表3.4所示。系统正常运行时， RESET保持低电平。
第3章 80x86微处理器
第3章 80x86微处理器
第3章 80x86微处理器
第3章 80x86微处理器 在最小方式下，第2431引脚的功能如下： (1) INTA(Interrupt Acknowledge)：引脚24，中断响应信号， 输出。该信号用于对外设的中断请求(经INTR引脚送入CPU)作 出响应。INTA实际上是两个连续的负脉冲信号，第一个负脉冲 通知外设接口，它发出的中断请求已被允许；外设接口接到第2 个负脉冲后，将中断类型号放到数据总线上，以便CPU根据中 断类型号到内存的中断向量表中找出对应中断的中断服务程序 入口地址，从而转去执行中断服务程序。
微机原理_8088总线与时序
DEN：数据总线缓冲允许输出，三态，低有效。 DT/R：数据发送、接收脚，输出，三态，控制数
据总线双向缓冲的传递方向。
SSO：状态组合信号，输出，与IO/M和DT/R一起
反映CPU当前总线的工作状态。 IO/M DT/R SSO CPU总线工作状态
1
1 1 1 0 0 0 0
0
0 1 1 0 0 1 1ቤተ መጻሕፍቲ ባይዱ
A8~15 AD0~1
5
ALE
RD DT/R
ALE
WR DT/R
DEN
DEN
中断响应总线周期
T1 CLK
cpu响应中断
I/O送中断类型码
T2 T3 T4 Ti
Ti
T1 T2 T3 T4
INTA LOCK AD0~AD7
数据
说明： 由连续两次中断响应信号组成，第一个信号表示CPU已 经响应中断请求，第二个信号驱动I/O接口电路将中断识别 代码（中断类型码）通过低8位数据总线送给CPU。 两个信 号之间不响应其它中断请求和总线请求，如果在最大工作模 式，LOCK引脚在两个信号之间处于有效状态。
称为可屏蔽中断请求脚是指当FLAGS 中的IF标 志 为1时，CPU才会响应INTR进入中断响应周期。
NMI：非屏蔽中断请求输入脚，上升沿有效。 INTA：中断响应输出脚，低有效。
最小工作方式电路
第二节 总线操作和时序
一、基本概念 总线操作：微处理器通过总线来进行取指令、存取操作数 等操作。 工作时序：指令译码以后按时间顺序产生的确定的控制信 号。 总线读操作：取指令，读存储器，读I/O接口 时钟周期：时钟脉冲信号的一个循环时间叫一个时钟周期， 又称为一个“T”状态，是微处理器工作的最 总线写操作：写存储器，写I/O接口 小时间单位。 总线请求响应 指令周期：执行一条指令所需要的时间。 中断响应 总线周期：完成一次对存储器或I/O端口的操作所需要的 时间。
微机原理第二章课件-80868088微处理器的内部结构
算术逻辑单元（ALU）
执行位移、循环等位操作。
执行与、或、非等逻辑运 算。
执行加、减、乘、除等算 术运算。
逻辑运算 算术运算
位操作
标志寄存器
状态标志
记录运算结果的状态，如进位标志、 溢出标志和零标志等。
控制标志
用于控制处理器行为，如中断允许标 志和方向标志等。
03 8086/8088微处理器的 输入/输出结构
02 8086/8088微处理器的 内部结构
寄存器结构
通用寄存器
状态寄存器
用于存储操作数和中间结果，包括数 据寄存器、地址寄存器和段寄存器等。
用于存储处理器状态信息，如溢出标 志、奇偶校验标志和中断允许标志等。
控制寄存器
用于存储程序计数器、标志寄存器、 中断屏蔽寄存器和调试寄存器等。
存储器管理单元（MMU）
工作原理
指令解码器通常包含一系列的解码器逻辑门，每个逻辑门对应于一种可能的机器码。当解码器读取到一条指令时，它 会激活相应的逻辑门，从而生成一组控制信号。这些控制信号随后被发送到微处理器的其他部分，以执行相应的操作 。
重要性
指令解码器是微处理器中至关重要的部分，因为它决定了微处理器如何执行程序中的指令。不同的指令 解码器设计可以实现不同的指令集，从而影响微处理器的性能和功能。
输入/输出端口
输入/输出端口
8086/8088微处理器拥有多个输 入/输出端口，这些端口可以与 外部设备进行数据交换。每个端 口都由一个16位的地址唯一标识， 通过端口地址可以寻址到具体的
端口进行读写操作。
数据总线
在输入/输出端口中，数据总线 是一个双向的8位数据通道，用 于在微处理器和外部设备之间传 输数据。数据总线可以同时进行
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分时复用
复用技术
输入输出 分状态复用 高低电平 不同工作模式 8086M/IO 8088IO/M 8086BHE/S7 8088SS0 ALE=1,地址 DEN=0数据 地址高四位 最高位恒为零 地址/状态分时复用线 状态位 s5表示中断允许标志 s3s4组合显示使用段寄存器 8086BHE/S7 引脚34 8088SS0 和IO/M,DT/R 决定总线周期状态 MN/MX RD 1最小工作模式 0最大工作模式 高8位数据总线允许/状态分时复用线 和A0配合数据总线上的状态
8086/8088管脚功能
INTR
NMI Vcc GND
HOLD
最小模式引脚（8）
RQ/GT0 RQ/GT1
总线请求输入/总线请求输出 都是0有效 0有效
最大模式引脚（8）
LOCK
锁住总线 由LOCK前缀指令产生直到指令结束
S2S1S0 QS1QS0
连接总线控制器 译码输出内存IO读写信号 指令队列状况
CLK
时钟信号 1：3 可屏蔽中断请求 IF=1 非可屏蔽中断请求 上升沿有效 5v 地2条 总线保持请求 1有效 总线保持响应 HLDA 1有效 T4状态发直到收回总线 WR 引脚28 0有效，写 8086M/IO 8088IO/M 1发 DT/R 0收 数据收发器方向 DEN ALE INTA 0有效 数据收发器控制 1地址锁存 0同引脚
引脚34
地址/数据分时复用线
0读存储器IO端口 执行wait指令每5时钟周期检测该引脚
TEST
直到TEST=0 CPU与外部硬件同步 T3状态检测READY
公共引脚定义
READY
0自动插入等待状态直到为1 匹配慢速存储器和IO接口 4个时钟周期
RESET
CS=FFFFH，其余清零 复位
复用技术
输入输出 分状态复用 高低电平 不同工作模式 8086M/IO 8088IO/M 8086BHE/S7 8088SS0 ALE=1,地址 DEN=0数据 地址高四位 最高位恒为零 地址/状态分时复用线 状态位 s5表示中断允许标志 s3s4组合显示使用段寄存器 8086BHE/S7 引脚34 8088SS0 和IO/M,DT/R 决定总线周期状态 MN/MX RD 1最小工作模式 0最大工作模式 高8位数据总线允许/状态分时复用线 和A0配合数据总线上的状态
8086/8088管脚功能
INTR
NMI Vcc GND
HOLD
最小模式引脚（8）
RQ/GT0 RQ/GT1
总线请求输入/总线请求输出 都是0有效 0有效
最大模式引脚（8）
LOCK
锁住总线 由LOCK前缀指令产生直到指令结束
S2S1S0 QS1QS0
连接总线控制器 译码输出内存IO读写信号 指令队列状况
CLK
时钟信号 1：3 可屏蔽中断请求 IF=1 非可屏蔽中断请求 上升沿有效 5v 地2条 总线保持请求 1有效 总线保持响应 HLDA 1有效 T4状态发直到收回总线 WR 引脚28 0有效，写 8086M/IO 8088IO/M 1发 DT/R 0收 数据收发器方向 DEN ALE INTA 0有效 数据收发器控制 1地址锁存 0同引脚
引脚34
地址/数据分时复用线
0读存储器IO端口 执行wait指令每5时钟周期检测该引脚
TEST
直到TEST=0 CPU与外部硬件同步 T3状态检测READY
公共引脚定义
READY
0自动插入等待状态直到为1 匹配慢速存储器和IO接口 4个时钟周期
RESET
CS=FFFFH，其余清零 复位