2021年D触发器及其应用实验报告

d触发器实验报告D 触发器实验报告一、实验目的1、深入理解 D 触发器的工作原理和逻辑功能。

2、掌握 D 触发器的特性测试方法。

3、学会使用实验仪器和设备进行电路搭建和测试。

二、实验原理D 触发器是一种具有存储功能的逻辑单元，它在数字电路中有着广泛的应用。

D 触发器的特点是在时钟脉冲的上升沿或下降沿，将输入的数据（D 端）存储到输出端（Q 端）。

其逻辑表达式为：Q(n+1) ＝ D （在时钟上升沿或下降沿时）D 触发器通常由门电路组成，常见的有基于与非门的实现方式。

三、实验设备与材料1、数字电路实验箱2、 74LS74 双 D 触发器芯片3、示波器4、直流电源5、逻辑电平测试笔6、若干导线四、实验内容及步骤（一）测试 D 触发器的逻辑功能1、按照实验箱的说明，将 74LS74 双 D 触发器芯片插入合适的插槽。

2、连接电路，将 D 端分别接高电平和低电平，时钟端（CLK）接入脉冲信号，使用逻辑电平测试笔观察 Q 端和\（＼overline{Q}＼）端的输出电平。

3、记录不同输入情况下的输出结果，验证 D 触发器的逻辑功能。

（二）观察 D 触发器的状态转换1、将 D 端接一个可手动控制的电平开关，CLK 端接入连续的时钟脉冲。

2、通过示波器观察 Q 端的波形，观察在不同 D 输入时，Q 端的状态转换情况。

（三）构建一个简单的计数器1、使用两个 D 触发器串联，构成一个 2 位二进制计数器。

2、输入时钟脉冲，观察计数器的计数过程，验证其功能。

五、实验数据记录与分析（一）逻辑功能测试数据｜ D 输入｜ CLK 脉冲｜ Q 输出｜＼（＼overline{Q}＼）输出｜｜｜｜｜｜｜ 0 ｜上升沿｜ 0 ｜ 1 ｜｜ 0 ｜下降沿｜ 0 ｜ 1 ｜｜ 1 ｜上升沿｜ 1 ｜ 0 ｜｜ 1 ｜下降沿｜ 1 ｜ 0 ｜从上述数据可以看出，D 触发器在时钟脉冲的上升沿或下降沿，能够准确地将 D 端的输入存储到 Q 端，符合其逻辑功能。

d触发器实验报告D触发器实验报告引言：D触发器是数字电路中常用的一种时序电路元件，其具有存储和传输数据的功能。

本实验旨在通过搭建和测试D触发器电路，加深对该元件的理解，并验证其工作原理。

实验目的：1. 了解D触发器的基本原理和功能；2. 掌握D触发器的搭建方法；3. 验证D触发器在不同输入条件下的工作特性。

实验器材：1. 数字电路实验箱；2. 7400系列集成电路芯片；3. 电压源、示波器等实验设备。

实验步骤：1. 搭建D触发器电路：根据实验箱上的示意图，连接集成电路芯片，将D触发器电路搭建好。

2. 输入电路设计：设计一个简单的输入电路，用于改变D触发器的输入值。

可以使用开关、按钮或者信号发生器等。

3. 测试触发器的工作特性：a. 设置输入为低电平，记录输出状态；b. 将输入切换为高电平，观察输出状态是否发生变化；c. 连续改变输入电平，观察输出是否跟随变化。

4. 测量触发器的时序特性：a. 使用示波器测量D触发器的输入和输出波形；b. 记录并分析触发器的延时时间、上升/下降时间等参数。

实验结果与分析：通过实验，我们得到了D触发器在不同输入条件下的工作特性。

在输入为低电平时，输出保持不变；当输入切换为高电平时，输出状态发生改变。

这说明D 触发器具有存储和传输数据的功能。

同时，我们还测量了触发器的时序特性，得到了一些重要的参数。

讨论与总结：D触发器是数字电路中重要的时序元件，广泛应用于计算机、通信等领域。

通过本次实验，我们深入理解了D触发器的工作原理和特性。

同时，我们也发现了一些问题和改进的空间，例如触发器的响应时间较长，可以尝试优化电路设计以提高性能。

结语：通过本次实验，我们成功搭建和测试了D触发器电路，并验证了其工作原理。

这对于我们进一步理解数字电路和时序电路的原理和应用具有重要意义。

希望通过今后的实验和学习，我们能够更深入地探索和应用这些知识，为科学技术的发展做出贡献。

触发器实验报告一、实验目的本次实验的主要目的是深入了解和掌握触发器的工作原理、功能特性以及其在数字电路中的应用。

通过实际操作和观察，验证触发器的逻辑功能，提高对数字电路的理解和设计能力。

二、实验原理（一）触发器的定义和分类触发器是一种具有记忆功能的基本逻辑单元，能够存储一位二进制信息。

根据其逻辑功能的不同，可分为 RS 触发器、JK 触发器、D 触发器和 T 触发器等。

（二）RS 触发器RS 触发器是最简单的触发器类型，由两个与非门交叉连接而成。

它具有两个输入端：R（复位端）和 S（置位端）。

当 R 为 0 且 S 为 1 时，触发器被置位；当 R 为 1 且 S 为 0 时，触发器被复位；当 R 和 S都为 1 时，触发器状态保持不变；当 R 和 S 都为 0 时，触发器状态不定，这是不允许的输入情况。

（三）JK 触发器JK 触发器在 RS 触发器的基础上增加了两个输入端 J 和 K。

当 J 为1 且 K 为 0 时，触发器被置位；当 J 为 0 且 K 为 1 时，触发器被复位；当 J 和 K 都为 1 时，触发器状态翻转；当 J 和 K 都为 0 时，触发器状态保持不变。

（四）D 触发器D 触发器的输入端只有一个 D。

在时钟脉冲的上升沿，D 触发器将输入 D 的值存储到输出端 Q。

（五）T 触发器T 触发器只有一个输入端 T。

当 T 为 1 时，在时钟脉冲的作用下，触发器状态翻转；当 T 为 0 时，触发器状态保持不变。

三、实验设备与器材1、数字电路实验箱2、 74LS00（四 2 输入与非门）芯片3、 74LS74（双 D 触发器）芯片4、 74LS112（双 JK 触发器）芯片5、示波器6、直流电源7、逻辑电平测试笔8、连接导线若干四、实验内容及步骤（一）RS 触发器实验1、按照图 1 所示，在实验箱上使用 74LS00 芯片搭建 RS 触发器电路。

2、分别将 R 和 S 端接入逻辑电平测试笔，设置不同的输入组合（00、01、10、11），观察并记录输出端 Q 和 Q'的电平状态。

触发器使用实验报告本次实验主要是对触发器的使用进行了实验研究。

具体来说，是通过设计电路，编写代码等方式进行触发器的实验，然后通过编写实验报告来总结和介绍这些实验的过程和结果。

1. 实验目的：1. 了解触发器的概念和种类；2. 掌握触发器的应用方式；3. 理解基本的推挽输出电路设计；4. 掌握使用触发器实现频率分频器的方法。

1. 电路设计：通过电路图设计产生触发器时序信号的电路。

2. 代码编写：通过编写代码实现上述电路的功能，利用单片机的相应端口输出控制信号。

3. 推挽输出电路设计：通过电路图设计推挽输出电路，实现驱动舵机等组件的控制。

4. 频率分频器设计：通过电路图设计基于触发器的4分频电路，将输入的高频信号四分频输出。

1. 确定实验所需元器件，并对相应器件进行编号标记。

2. 设计电路图，包括：触发器时序电路图，推挽输出电路图，以及频率分频器电路图。

3. 焊接电路图中的元器件，注意焊接过程中连线的正确性和牢固性。

4. 调试电路，检查电路的性能是否符合设计要求。

5. 对代码进行编写，实现控制电路的功能。

6. 测试控制效果，并调整电路和代码，确保控制正确可靠。

4. 实验结果和分析：1. 电路设计和焊接均顺利完成，实现了触发器的时序信号产生，舵机的控制，4分频输出等功能。

2. 在使用触发器时，需要判断触发器的种类和输入信号的类型，以确保信号正确触发。

3. 在推挽输出电路设计中，需要根据所需控制的设备特点进行设计，包括电压，电流大小等。

4. 频率分频器的设计中，需要注意分频比例的计算和实现，避免出现精度问题。

5. 通过此次实验，加深了对触发器的理解和应用，为今后的电路设计提供了有力的支撑和参考。

本次实验通过设计电路，编写代码等方式进行了触发器的实验，加深了对触发器的应用和原理的理解，为今后的电路设计提供了重要的帮助。

同时，也发现了一些问题，如在舵机控制中需要注意电流大小等问题，对今后的实验有所启示。

总之，此次实验收获丰富，对今后的学习和工作有着重要的参考作用。

触发器实验报告一、实验目的本次实验的主要目的是深入了解和掌握触发器的工作原理、功能特性以及在数字电路中的应用。

通过实际操作和观察，增强对触发器逻辑行为的直观认识，提高电路设计和故障排查的能力。

二、实验设备和材料1、数字电路实验箱2、示波器3、逻辑分析仪4、各种集成触发器芯片（如 D 触发器、JK 触发器等）5、电阻、电容、导线若干三、实验原理1、触发器的定义和分类触发器是一种能够存储一位二进制信息的基本单元电路，根据其逻辑功能的不同，可分为 D 触发器、JK 触发器、T 触发器和 SR 触发器等。

2、 D 触发器D 触发器在时钟脉冲 CP 的上升沿（或下降沿）将输入数据 D 锁存到输出端 Q。

其逻辑表达式为：Q(n+1) ＝ D。

3、 JK 触发器JK 触发器具有置0、置1、保持和翻转四种功能。

当J=1，K=0 时，在时钟脉冲作用下触发器置 1；当 J=0，K=1 时，触发器置 0；当J=K=0 时，触发器保持原态；当 J=K=1 时，触发器翻转。

其逻辑表达式为：Q(n+1) ＝JQ(n)’ ＋K’Q(n)。

4、触发器的触发方式触发器的触发方式分为边沿触发和电平触发。

边沿触发是指在时钟脉冲的上升沿或下降沿触发，而电平触发是指在时钟脉冲为高电平或低电平时触发。

边沿触发方式可以有效地避免空翻现象，提高电路的可靠性。

四、实验内容和步骤1、 D 触发器实验（1）按照实验电路图，在实验箱上连接好 D 触发器电路，将输入信号 D 接逻辑电平开关，时钟信号 CP 接脉冲信号源。

（2）通过改变输入信号 D 的电平状态和时钟信号 CP 的脉冲，用示波器观察输出端 Q 和Q’的波形，并记录下来。

（3）分析输出波形与输入信号之间的关系，验证 D 触发器的逻辑功能。

2、 JK 触发器实验（1）类似地，连接好 JK 触发器电路，将 J、K 输入端分别接逻辑电平开关，时钟信号 CP 接脉冲信号源。

（2）设置不同的 J、K 输入组合，观察输出端 Q 和Q’的波形，并记录。

EDA实验报告书姓名xxx 学号 xxxxxxx 实验时间课题名称上升沿触发的D触发器的设计实验目的1.初步掌握QuatusⅡ软件的使用方法2.掌握采用VHDL语言设计常见时序逻辑电路的方法3.理解时钟信号和使能信号在VHDL语言中的表述方法。

4.进一步熟悉VHDL语言的常见语句设计要求1.设计一个带使能信号的上升沿触发的D触发器。

其中EN=1时触发器正常工作.2.设计带有使能端的JK触发器设计程序设计思路D触发器的四个端口CLK,D,en,Q数据类型定义为STD_LOGIC,再根据各输入输出的功能编写程序。

使上升沿触发，en为控制端。

设计原理图及源程序源程序：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DF ISPORT (CLK,D,EN: IN STD_LOGIC;Q: OUT STD_LOGIC);END ;ARCHITECTURE bhv OF DF ISSIGNAL Q1 : STD_LOGIC;BEGINPROCESS (CLK,Q1)BEGINIF CLK'EVENT AND CLK = '1'THEN IF EN = '1'THEN Q1 <= D ;END IF;END IF;END PROCESS ;Q <= Q1;END bhv ;带有使能端的JK触发器设计程序LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY JKF ISPORT (CLK,J,K,EN: IN STD_LOGIC;Q,NQ: OUT STD_LOGIC);END ;ARCHITECTURE bhv OF JKF ISSIGNAL Q_S,NQ_S :STD_LOGIC;BEGINPROCESS (CLK,J,K)BEGINIF CLK'EVENT AND CLK = '0' THENIF EN = '1' THENIF J='0' AND K='1' THEN Q_S<='0';NQ_S<='1';ELSIF J='1' AND K='0' THEN Q_S<='1';NQ_S <='0';ELSIF J='1' AND K='1' THEN Q_S<=NOT Q_S;NQ_S<=NOT NQ_s;END IF;END IF;END IF;END PROCESS ;Q<=Q_S;NQ<=NQ_S;END bhv ;仿真波形图问题讨论列举QuatusII和Maxplus II软件在使用过程中的不同之处1、推荐用于所有新的CPLD、FPGA和结构化ASIC设计1）支持新的MAX® II CPLD以及Cyclone™、Stratix™和Stratix II FPGA 以及HardCopy ™结构化Asic2）支持MAX、FLEX® 和ACEX® 设计2、更快的按键式性能表现，更适用于引脚锁定的情况3、出众的集成化综合支持4、友好的MAX+PLUS II look-&-feel 选项5、转换MAX+PLUS II工程的增强功能6、许多设计人员使用Quartus II软件，并且对其印象深刻教师评分教师签名日期操作成绩报告成绩。

ALTERA FPGA设计之带复位D触发器_基础试验Quartus II 13.0 SP1 + Modelsim SE-64 10.2c + Cyclone【姓名学号】试验目:1、熟悉VHDL触发器设计;2、了解FPGA基础结构中触发器。

3、熟悉VHDL test bench(测试平台/测试激励)设计;4、熟练掌握Altera FPGA开发环境、设计步骤和步骤。

试验形式: 边做试验边写试验汇报, 试验完成后即提交试验汇报。

【描述试验中设计】用IF 语句设计D 触发器, 实现带复位功效D触发器。

【试验中设计实现HDL代码】library ieee;use ieee.std_logic_1164.all;entity exp1 isport(R:in std_logic;clk:in std_logic;D:in std_logic;Q:out std_logic;Q0:out std_logic);end exp1;architecture arch_exp1 of exp1 issignal a:std_logic;beginprocess(clk,R)beginif(clk'event and clk='1')thenif(R='0')thena<='0';elsea<=D;end if;end if;end process;Q<=a;Q0<=not a;end arch_exp1;【试验中用于仿真HDL test bench代码】library ieee;use ieee.std_logic_1164.all;entity exp1_tb isend exp1_tb;architecture arch_Etb of exp1_tb iscomponent exp1 isport(R:in std_logic;clk:in std_logic;D:in std_logic;Q:out std_logic;Q0:out std_logic);end component;signal R,clk,D,Q,Q0:std_logic;beginu_tb:exp1 port map(R=>R,clk=>clk,D=>D,Q=>Q,Q0=>Q0);processbeginR <='0';D <='0';wait for 10 ns;R <='0';D <='1';wait for 10 ns;R <='1';D <='0';wait for 10 ns;R <='1';D <='1';wait for 10 ns;R <='1';D <='0';wait;end process;clk_stimulus:processbeginclk <='0';wait for 4 ns;clk <='1';wait for 4 ns;end process clk_stimulus;end arch_Etb;【试验中设计功效仿真结果及分析】功效仿真结果分析: 从上图中仿真结果能够看出, 0 ns~20ns 输入R为低电平’0’, 4 ns时, clk碰到上升沿, 电路复位; 20ns以后输入R为高电平’1’; 30ns~40ns, 输入D 为高电平‘1’, 36ns时, clk 为上升沿, 输出Q置为D即高电平‘1’, 输出Q0置为D非即低电平‘0’。