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CMOS集成电路闩锁效应的形成机理和对抗措施研究
钱敏
【期刊名称】《苏州大学学报（自然科学版）》
【年(卷),期】2003(019)004
【摘要】以反相器电路为例,介绍了CMOS集成电路的工艺结构;采用双端pnpn 结结构模型,较为详细地分析了CMOS电路闩锁效应的形成机理;介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成,这是CMOS集成电路得到广泛应用的根本保障.
【总页数】8页(P31-38)
【作者】钱敏
【作者单位】苏州大学,电子信息学院,江苏,苏州,215006
【正文语种】中文
【中图分类】TN433
【相关文献】
1.CMOS集成电路闩锁效应抑制技术综述 [J], 董丽凤;李艳丽;王吉源
2.高温CMOS集成电路闩锁效应分析 [J], 柯导明;陈军宁;周国祥;代月花;高珊;孟坚;赵海峰
3.基于CMOS集成电路闩锁效应理论的实践 [J], 樊海霞;朱纯仁
4.CMOS电路结构中的闩锁效应及其防止措施研究 [J], 龙恩;陈祝
5.CMOS集成电路闩锁效应抑制技术 [J], 董丽凤;李艳丽;王吉源
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闩锁效应的简介基于CMOS技术的集成电路，是目前大规模(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，相对于传统的双极型、NMOS和PMOS集成电路而言，其主要的优点是低功耗、较佳的噪声抑制能力、很高的输入阻抗等。
虽然CMOS电路具有以上众多优点，然而隐含于体硅CMOS(指在硅衬底上制作的CMOS)结构中的闩锁效应不但是CMOS电路的主要失效机理，也是阻碍CMOS 电路集成度提高的主要因素之一。
闩锁效应就是指CMOS器件所固有的寄生双极晶体管（又称寄生可控硅，简称SCR）被触发导通，在电源和地之间形成低阻抗大电流的通路，导致器件无法正常工作，甚至烧毁器件的现象。
这种寄生双极晶体管存在CMOS器件内的各个部分，包括输入端、输出端、内部反相器等。
当外来干扰噪声使某个寄生晶体管被触发导通时，就可能诱发闩锁，这种外来干扰噪声常常是随机的，如电源的浪涌脉冲、静电放电、辐射等。
闩锁效应往往发生在芯片中某一局部区域，有两种情况：一种是闩锁只发生在外围与输入、输出有关的地方，另一种是闩锁可能发生在芯片的任何地方，在使用中前一种情况遇到较多。
CMOS电路闩锁效应的形成机理寄生双极晶体管介绍带有寄生双极型晶体管的N阱CMOS结构剖面图如图1所示。
由图1可以看出，CMOS反相器结构带有纵向的PNP和横向的NPN双极型晶体管。
N阱和P衬底分别起两个作用，N阱既是纵向PNP管的基区，又是横向NPN管的集电区；同样，P衬底既是横向NPN管的基区，又是纵向PNP管的集电区。
在集电极——基极结和集电极接触之间，每个集电区都会产生电压降，它可以用一个集电极电阻来模拟。
在图1中，R S1表示从衬底接触到横向NPN管的本征基区的电阻，R S2表示T1的本征基区到T2集电区的电阻，R W1表示T2的本征基区到T1集电区的电阻，R W2表示从N阱接触到纵向PNP管T2的本征基区的电阻。
图1 N阱CMOS反相器剖面图闩锁效应的触发提取图l中寄生双极晶体管以及寄生电阻，得到如图2所示的四层正反馈PNPN结构。
CMOS集成电路闩锁效应形成机理和对抗措施CMOS（互补金属氧化物半导体）集成电路是以CMOS技术制造的集成电路的一种。
闩锁效应是指当CMOS集成电路的输入电平处于一些特定范围时，输出电平会被锁定在一些特定状态，不受输入电平的变化影响。
闩锁效应的形成机理主要涉及CMOS技术中的晶体管、电荷积聚效应和电荷泄漏。
在CMOS集成电路中，晶体管是主要的工作元件，分为N型和P型晶体管。
当输入电压达到一定水平时，N型晶体管的栅电压会高于阈值电压，导致导通。
同时，P型晶体管的栅电压会低于阈值电压，导致截止。
然而，当输入电平处于特定范围时，一个P型晶体管的输出电平可能会反向传导至一个N型晶体管的输出端。
这样，输入电平的变化不会在输出端引起电平变化，从而导致闩锁效应的形成。
此外，在CMOS技术中，电荷积聚效应是另一个导致闩锁效应的原因。
由于晶体管的栅电极电容非常小，当输入电平超过一定值时，栅电极的电荷会得到积聚。
随着电荷的积聚，晶体管的截止状态会得到巩固，使其变得更难以改变。
这也会导致闩锁效应的形成。
对于闩锁效应的对抗措施，可以从电路设计上进行优化，以减少或消除闩锁效应。
一种常用的对抗措施是增加输入电阻。
通过增加输入电阻，可以降低输入电平的变化对晶体管输出端电流的影响，从而减少闩锁效应的发生。
另一种对抗措施是使用级联电路设计。
级联电路将多个CMOS晶体管连接起来，使其共同工作。
在这种设计中，晶体管的输出电平受到多个输入电平的影响，而不是单个输入电平。
这可以减小闩锁效应的发生概率。
此外，优化电流和电压的选择也可以减小闩锁效应的影响。
通过调整电流大小和电压水平，可以减少晶体管的栅电极电荷积聚效应，从而降低闩锁效应的发生。
最后，使用更高的供电电压也是一种对抗闩锁效应的方法。
通过增大供电电压，可以提高CMOS集成电路的工作稳定性，从而降低闩锁效应的可能性。
综上所述，CMOS集成电路闩锁效应形成机理与对抗措施主要包括晶体管的工作状态、电荷积聚效应和电路设计的优化等因素。
CMOS集成电路闩锁效应形成机理和对抗措施CMOS集成电路闩锁效应（Latch-up）是在一些特定条件下，CMOS集成电路中出现的一种运行异常现象。
它会导致电路无法正常工作，甚至损坏芯片。
对于CMOS集成电路设计和制造而言，了解闩锁效应的形成机理以及对抗措施是非常重要的。
闩锁效应的形成机理主要涉及PNPN结构的象限配置，以及局部正反馈的产生。
CMOS集成电路中的PNPN结构由n型管和p型管组成，分别对应一个npn三极管和一个pnp三极管。
当其中一种条件下，比如供电电压的波动或外部干扰信号，使得pn结上的电流增大，就会激发起正反馈作用，导致三极管一直打开或闭合，形成闩锁效应。
为了对抗闩锁效应，有以下几种常见的对策：1. 提高结深度和扩散方案：通过增加pn结的深度，增加p区和n区之间的区域，减小PNPN结构的面积和容易触发的几率。
此外，改善扩散工艺，使得掺杂浓度更加均匀，有助于减小闩锁效应的发生。
2.加强电源线对地的维护：电源线是造成闩锁效应的一个重要因素。
在设计中，可以合理布局电源线，并采用多个电源接线点，增加供电的稳定性。
此外，还可以增加电容和电感器等器件，来稳定电源线上的电压。
3.降低闩锁敏感结的肖特基二极管串联电阻：闩锁效应主要定位于肖特基二极管的连接区域。
通过加大二极管连接区域的面积，可以使得串接电阻增大，从而降低闩锁效应的发生。
4.引入集成电阻：在PNPN结周围引入集成电阻，可以通过分散电流和电压，避免PNPN结同时触发。
5.添加防护电路：在CMOS集成电路中，可以添加专门的防护电路来对抗闩锁效应。
例如，引入大功率电阻，用于消除过电压激发；引入自动重置电路，用于自动恢复正常工作。
总结来说，闩锁效应是CMOS集成电路中一种可能出现的异常现象，会导致电路无法正常工作。
为了抵御闩锁效应，可以通过加强结深度和扩散方案、提高电源线对地的维护、降低闩锁敏感结的肖特基二极管串联电阻、引入集成电阻和添加防护电路等措施来降低其发生的概率。
CMOS电路中的闩锁效应闩锁效应的简介基于CMOS技术的集成电路，是目前大规模(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，相对于传统的双极型、NMOS 和PMOS集成电路而言，其主要的优点是低功耗、较佳的噪声抑制能力、很高的输入阻抗等。
虽然CMOS电路具有以上众多优点，然而隐含于体硅CMOS(指在硅衬底上制作的CMOS)结构中的闩锁效应不但是CMOS电路的主要失效机理，也是阻碍CMOS 电路集成度提高的主要因素之一。
闩锁效应就是指CMOS器件所固有的寄生双极晶体管（又称寄生可控硅，简称SCR）被触发导通，在电源和地之间形成低阻抗大电流的通路，导致器件无法正常工作，甚至烧毁器件的现象。
这种寄生双极晶体管存在CMOS器件内的各个部分，包括输入端、输出端、内部反相器等。
当外来干扰噪声使某个寄生晶体管被触发导通时，就可能诱发闩锁，这种外来干扰噪声常常是随机的，如电源的浪涌脉冲、静电放电、辐射等。
闩锁效应往往发生在芯片中某一局部区域，有两种情况：一种是闩锁只发生在外围与输入、输出有关的地方，另一种是闩锁可能发生在芯片的任何地方，在使用中前一种情况遇到较多。
CMOS电路闩锁效应的形成机理寄生双极晶体管介绍带有寄生双极型晶体管的N阱CMOS结构剖面图如图1所示。
由图1可以看出，CMOS反相器结构带有纵向的PNP和横向的NPN双极型晶体管。
N阱和P衬底分别起两个作用，N阱既是纵向PNP管的基区，又是横向NPN管的集电区；同样，P衬底既是横向NPN管的基区，又是纵向PNP管的集电区。
在集电极——基极结和集电极接触之间，每个集电区都会产生电压降，它可以用一个集电极电阻来模拟。
在图1中，R S1表示从衬底接触到横向NPN管的本征基区的电阻，R S2表示T1的本征基区到T2集电区的电阻，R W1表示T2的本征基区到T1集电区的电阻，R W2表示从N阱接触到纵向PNP管T2的本征基区的电阻。
图1 N阱CMOS反相器剖面图闩锁效应的触发提取图l中寄生双极晶体管以及寄生电阻，得到如图2所示的四层正反馈PNPN结构。
CMOS集成电路闩锁效应形成机理和对抗措施————————————————————————————————作者：————————————————————————————————日期：2目录摘要： (1)0 前言 (1)1 闩锁效应产生背景 (2)2 CMOS反相器 (2)2.1 反相器电路原理 (2)2.2反相器工艺结构 (3)3 闩锁效应基本原理 (4)3.1 闩锁效应简介 (4)3.2 闩锁效应机理研究 (4)3.3 闩锁效应触发方式 (6)4 闩锁措施研究 (6)4.1 版图级抗栓所措施 (6)4.2 工艺级抗闩锁措施 (7)4.3 电路应用级抗闩锁措施 (9)5 结论 (9)参考文献: (10)III / 13个人收集整理，勿做商业用途CMOS集成电路闩锁效应形成机理和对抗措施摘要：CMOS Scaling理论下器件特征尺寸越来越小，这使得CMOS电路结构中的闩锁效应日益突出。
闩锁是CMOS电路结构所固有的寄生效应，这种寄生的双极晶体管一旦被外界条件触发，会在电源与地之间形成大电流通路，导致器件失效。
闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。
本文以反相器电路为，介绍了CM0S集成电路的工艺结构；采用双端PNPN结构模型．较为详细地分析了CM0S电路闩锁效应的形成机理；给出了产生闩锁效应的必要条件与闩锁的触发方式，介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。
关键词： CM0S集成电路；闩锁效应；功耗；双端pnpn结；可控硅Study on the mechanism of Latch-up effect in CMOSIC and its countermeasuresWangxinAbstract: Device channel length become more and more short under CMOS Scaling,such that latch-up effect in CMOS structure is stand out increasingly．Latch—up is a parasitic effect in CMOS circuits．Once the parasitic BJT is triggered,there will be high current from VDD to GND，which makes the chip invalidation． Latch—up phenomenon become the main reason of CMOS IC applied．Based on inverter，the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latch—up effect in CMOS IC． The necessary conditions and the trigger mode of the latch-up are given． Many means are introduced to how to avoid，decrease or eliminate the Latch—up effect in layout，technological process andcircuits application level .It guarantee the wide utilization for CMOS IC.Key words: CMOS IC；Latch—up effect；power dissipation；pnpn diode；thyristor.0 前言CMOS(Complementary Metal—Oxide—Semiconductor)集成电路是目前大规(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，1963年由万雷(Wanlass)和萨支唐(Sah)提出[]1，它是将NMOS(N沟道MOS)和PMOS(P沟道MOS)组台所形成的逻辑器件.CMOS电路的主要优点是它只有在逻辑状态转换时(例如从0到1)才会产生较大的瞬态电流，而在稳定状态时只有极小的电流流过，当它应用于数字逻辑电路时，功率损耗可以大幅减少，通常只有几个纳瓦[]3,2.当每个芯片上的器件数目增多时，功率消耗变成一个主要限制因素，低功率消耗就成为1个人收集整理，勿做商业用途CMOS电路最吸引人的特色．此外，CMOS结构还有较佳的噪声抑制能力、很高的输人阻抗等特性．相对于传统的双极型、NMOS、PMOS结构的集成电路而言，其优越性是毫无疑问的，随着集成电路复杂度的增加，制造工艺技术由NMOS工艺转到了CMOS工艺对先进集成电路而言，CM0S技术是最主要的技术．实际上，在ULSI(甚大规模集成电路)电路中，唯有CMOS能胜任。
闩锁效应的概念
闩锁效应（Latch-up）是CMOS集成电路中的一种寄生效应，它可能导致电路失效甚至烧毁芯片。
闩锁效应的基本原理是在CMOS电路中，由于NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构，当其中一个三极管正偏时，就会构成正反馈，形成闩锁。
这种反馈会导致电流在两个管子构成的回路中不停地被放大，从而引起芯片的闩锁效应。
为了有效抑制闩锁效应，可以采取以下几种方法：
1. 降低电源电压：减少电源电压可以降低触发闩锁效应的可能性。
2. 增加衬底和源极的接触面积：这有助于降低电阻，从而减少闩锁效应的风险。
3. 使用外延层：在硅片上生长一层低掺杂的外延层，可以有效隔离衬底和N阱，防止闩锁效应的发生。
4. 优化版图设计：合理布局NMOS和PMOS晶体管，以减少它们之间的相互作用。
5. 使用保护环：在晶体管周围设置保护环，可以吸收多余的电荷，防止闩锁效应的发生。
了解闩锁效应的原理和抑制方法对于集成电路的设计和制造至关重要，以确保电路的稳定性和可靠性。
CMOS集成电路闩锁效应形成机理和对抗措施————————————————————————————————作者：————————————————————————————————日期：目录摘要： (1)0 前言 (1)1 闩锁效应产生背景 (2)2 CMOS反相器 (3)反相器电路原理 (3)反相器工艺结构 (3)3 闩锁效应基本原理 (4)闩锁效应简介 (4)闩锁效应机理研究 (4)闩锁效应触发方式 (6)4 闩锁措施研究 (6)版图级抗栓所措施 (6)工艺级抗闩锁措施 (7)电路应用级抗闩锁措施 (9)5 结论 (9)参考文献: (10)CMOS集成电路闩锁效应形成机理和对抗措施摘要：CMOS Scaling理论下器件特征尺寸越来越小，这使得CMOS电路结构中的闩锁效应日益突出。
闩锁是CMOS电路结构所固有的寄生效应，这种寄生的双极晶体管一旦被外界条件触发，会在电源与地之间形成大电流通路，导致器件失效。
闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。
本文以反相器电路为，介绍了CM0S集成电路的工艺结构；采用双端PNPN结构模型．较为详细地分析了CM0S电路闩锁效应的形成机理；给出了产生闩锁效应的必要条件与闩锁的触发方式，介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。
关键词： CM0S集成电路；闩锁效应；功耗；双端pnpn结；可控硅Study on the mechanism of Latch-up effect in CMOSIC and its countermeasuresWangxinAbstract: Device channel length become more and more short under CMOS Scaling,such that latch-up effect in CMOS structure is stand out increasingly．Latch—up is a parasitic effect in CMOS circuits．Once the parasitic BJT is triggered,there will be high current from VDD to GND，which makes the chip invalidation． Latch—up phenomenon become the main reason of CMOS IC applied．Based on inverter，the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latch—up effect in CMOS IC． The necessary conditions and the trigger mode of the latch-up are given． Many means are introduced to how to avoid，decrease or eliminate the Latch—up effect in layout，technological process andcircuits application level .It guarantee the wide utilization for CMOS IC.Key words: CMOS IC；Latch—up effect；power dissipation；pnpn diode；thyristor.0 前言CMOS(Complementary Metal—Oxide—Semiconductor)集成电路是目前大规(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，1963年由万雷(Wanlass)和萨支唐(Sah)提出[]1，它是将NMOS(N沟道MOS)和PMOS(P沟道MOS)组台所形成的逻辑器件.CMOS电路的主要优点是它只有在逻辑状态转换时(例如从0到1)才会产生较大的瞬态电流，而在稳定状态时只有极小的电流流过，当它应用于数字逻辑电路时，功率损耗可以大幅减少，通常只有几个纳瓦[]3,2.当每个芯片上的器件数目增多时，功率消耗变成一个主要限制因素，低功率消耗就成为CMOS电路最吸引人的特色．此外，CMOS结构还有较佳的噪声抑制能力、很高的输人阻抗等特性．相对于传统的双极型、NMOS、PMOS结构的集成电路而言，其优越性是毫无疑问的，随着集成电路复杂度的增加，制造工艺技术由NMOS工艺转到了CMOS 工艺对先进集成电路而言，CM0S技术是最主要的技术．实际上，在ULSI(甚大规模集成电路)电路中，唯有CMOS能胜任。
尽管CMOs结构的电路有众多优点，但它并非完美无缺．比如，它的工艺要求比NMOS复杂(需要额外的阱形成技术)、器件占用硅片面积比较大(相对于NMOs而言，难以小型化)更主要的是，CMOS结构会形成电路的闩锁[]3.2.1(又称闭锁、自锁、闸流效应)，这是CMOS电路与生俱来的寄生效应，它会严重影响电路的功能，造成电路功能混乱甚至电路根本无法工作或烧毁．这是早期CM0S技术不能被接受的重要原因之一．目前，无论从电路结构还是从制作工艺技术上都采取了一些技术来避免闩锁的形成，从而使CMOS电路的各种优点得以充分发挥。
1闩锁效应产生背景早在1962年CMOS结构就被提出，但其应用被局限于某些特殊的领域，在这些应用中，性能和封装密度并不是主要考虑的因素。
随着技术进步和工艺支持，CMOS 电路已经占据了集成电路市场上很大的份额。
低功耗、无比逻辑设计以及大的噪声容限都是CMOS电路的优点[]9。
但随着器件尺寸的不断缩小，在CMOS结构中的一些寄生效应影响也越来越明显，闩锁效应就是一个最突出的例子，而且这种效应对CMOS电路有致命的破坏，因此，在超大规模集成电路中对闩锁效应的研究是非常有必要的，它不仅涉及到工艺的改进，促进新工艺的开发，而且与电路版图的布局结构相关联，以提高芯片的可靠性。
一般而言，CPU和存储器这些对运算速度和版图面积要求较高的芯片中对闩锁可靠性研究比较多，可以通过工艺改进进行彻底消除，但这在一定程度上带来了成本的增加，而由于这些芯片都是通用芯片，所以工艺改进的成本是可以接受的。
对于一些特殊用途的专用芯片的闩锁可靠性研究，显然，改进工艺并不是一种有效的方法[]9。
功率集成电路由于其高低压器件的兼容以及某些特殊的应用场合，芯片在实际工作中不可避免会触发闩锁，因此对于这种专用集成电路可靠性的研究是非常必要的，而成本是制约这类芯片的一个最主要的因素，由于在普通的工艺线上也可以完成这类芯片的流水，所以对于功率集成电路中的可靠性研究都是基于版图布局布线和保护结构[]9。
2 CMOS反相器反相器电路原理CMOS反相器为CMOS逻辑电路的基本单元，其结构如图1所示在CMOS反相器中，增强型P 沟MOS 管与增强型N 沟MOS 管的栅极连接在一起，作为此反相器的输入端；它们的漏极也连接在一起作为反相器的输出端．N 管的源极与衬底接点均接地，而P 管的源极与衬底则连接至电源供应端(DD V )。
当输人电压为低电平时(即in V =0)，N 管关闭，P 管导通，输出端通过P 沟道充电至DD V ；当输入电压逐渐升高，使栅极电压等于Vdd 时，N 管导通，P 管关闭，输出端将通过P 沟道放电至零电势可见该结构实现了反相器的功能.图1 CMOS 反相器结构图 CMOS 反相器的重要特性是，当输出处于逻辑稳态(即OUT V 或DD V )时，两个MOS 管中仅有一个导通，因此由电源供应处流到地端的电流非常小，相当于器件关闭时的漏电流。
事实上，只有在两个状态切换的极短时间内，才会有大电流流过(此时电路工作在放大区)因此与其它种类如N 沟道MOSFET 、双极型等逻辑电路相比，其稳态时的功率损耗非常低[]1。
反相器工艺结构图2为P 阱CMOS 反相器的工艺剖面图[]2。
为了在CMOS 应用中能同时将P 沟道与N 沟道MOSFET 制作在同一片芯片上，需要将两管隔离．采用一额外的掺杂及扩散步骤在衬底中形成阱并施以反偏电压可起到隔离作用。
阱中的掺杂种类与周围衬底不同，典型种类有P 阱、N 阱以及双阱．图2为使用P 阱技术制作的CMOS 反相器的剖面图．在此图中，P 沟道与N 沟道MOSFET 分别制作于N 型硅衬底以及P 阱之中．图2 P 阱COMS 反相器工艺剖面图3 闩锁效应基本原理闩锁效应简介闩锁效应就是指CMOS 器件所固有的寄生双极晶体管(又称寄生可控硅，简称SCR)被触发导通，在电源与地之间形成低阻抗大电流通路，导致器件无法正常工作，甚至烧毁器件的现象。
这种寄生双极晶体管存在CMOS 器件内的各个部分，包括输入端、输出端、内部反相器等.闩锁效应机理研究CMOS 电路的阱结构最主要的问题在于闩锁现象，它是由寄生的PNPN 双端器件在一定的条件下形成的[]3.2.1。
闩锁往往发生在芯片中某一局部区域，有两种不同的情况：一种是发生在外围与输入／输出有关的地方；另一种是发生在芯片的任何地方(如由辐射引起的闩锁)，实际应用中较常遇到的是前一种情况。
如图2所示，寄生的PNPN 双端器件是由一横向的PNP 及一纵向的NPN 双极型晶体管所组成[]2。
P 沟道MOSFET 的源极、N 型衬底及P 阱分别为横向PNP 双极型晶体管的发射极、基极及集电极；N 沟道MOSFET 的源极、P 阱及N 型衬底分别为纵向NPN 双极型晶体管的发射极、基极及集电极，其寄生部分的等效电路如图3所示。
S R 及W R 分别为衬底及阱中的串联电阻．每一晶体管的基极由另一晶体管的集电极所驱动，并形成一正反馈回路，其结构实际上就是一个双端PNPN 结结构．若再加上控制栅极，就组成了门极触发的闸流管(又称可控硅器件)．图3中一并画出了控制栅极g I 。
双端PNPN 结有如图4所示的负阻特性，该现象就称为闩锁效应[]2．即双端PNPN 结在正向偏置条件下，器件开始处于正向阻断状态，当电压达到转折电压BF V 时，器件会经过负阻区由阻断状态进入导通状态．这种状态的转换，可以由电压触发(g I =0)，也可以由门极电流触发(g I ≠O)实际电路工作时，闩锁主要归因于后者．由图可见，门级触发可以大大降低正向转折电压[]4.1。
电路进人正向导通后，只要电路中的电流大于维持电流h I ，器件将一直处于正向导通状态．一旦电流小于h I ，器件将按原路恢复到正向截止状态．图3 图2的P 阱结构的等效图 图4 PNPN 双端器件的正向电流电压特性在通常情况下，DD V 和SS V 之间产生一个阱—衬底PN 结隔离，只有很小的二极管电流从之间流过。
