CMOS集成电路闩锁效应形成机理和对抗措施

CMOS集成电路闩锁效应的形成机理和对抗措施研究
钱敏
【期刊名称】《苏州大学学报（自然科学版）》
【年(卷),期】2003(019)004
【摘要】以反相器电路为例,介绍了CMOS集成电路的工艺结构;采用双端pnpn 结结构模型,较为详细地分析了CMOS电路闩锁效应的形成机理;介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成,这是CMOS集成电路得到广泛应用的根本保障.
【总页数】8页(P31-38)
【作者】钱敏
【作者单位】苏州大学,电子信息学院,江苏,苏州,215006
【正文语种】中文
【中图分类】TN433
【相关文献】
1.CMOS集成电路闩锁效应抑制技术综述 [J], 董丽凤;李艳丽;王吉源
2.高温CMOS集成电路闩锁效应分析 [J], 柯导明;陈军宁;周国祥;代月花;高珊;孟坚;赵海峰
3.基于CMOS集成电路闩锁效应理论的实践 [J], 樊海霞;朱纯仁
4.CMOS电路结构中的闩锁效应及其防止措施研究 [J], 龙恩;陈祝
5.CMOS集成电路闩锁效应抑制技术 [J], 董丽凤;李艳丽;王吉源
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闩锁效应的简介基于CMOS技术的集成电路，是目前大规模(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，相对于传统的双极型、NMOS和PMOS集成电路而言，其主要的优点是低功耗、较佳的噪声抑制能力、很高的输入阻抗等。

虽然CMOS电路具有以上众多优点，然而隐含于体硅CMOS(指在硅衬底上制作的CMOS)结构中的闩锁效应不但是CMOS电路的主要失效机理，也是阻碍CMOS 电路集成度提高的主要因素之一。

闩锁效应就是指CMOS器件所固有的寄生双极晶体管（又称寄生可控硅，简称SCR）被触发导通，在电源和地之间形成低阻抗大电流的通路，导致器件无法正常工作，甚至烧毁器件的现象。

这种寄生双极晶体管存在CMOS器件内的各个部分，包括输入端、输出端、内部反相器等。

当外来干扰噪声使某个寄生晶体管被触发导通时，就可能诱发闩锁，这种外来干扰噪声常常是随机的，如电源的浪涌脉冲、静电放电、辐射等。

闩锁效应往往发生在芯片中某一局部区域，有两种情况：一种是闩锁只发生在外围与输入、输出有关的地方，另一种是闩锁可能发生在芯片的任何地方，在使用中前一种情况遇到较多。

CMOS电路闩锁效应的形成机理寄生双极晶体管介绍带有寄生双极型晶体管的N阱CMOS结构剖面图如图1所示。

由图1可以看出，CMOS反相器结构带有纵向的PNP和横向的NPN双极型晶体管。

N阱和P衬底分别起两个作用，N阱既是纵向PNP管的基区，又是横向NPN管的集电区；同样，P衬底既是横向NPN管的基区，又是纵向PNP管的集电区。

在集电极——基极结和集电极接触之间，每个集电区都会产生电压降，它可以用一个集电极电阻来模拟。

在图1中，R S1表示从衬底接触到横向NPN管的本征基区的电阻，R S2表示T1的本征基区到T2集电区的电阻，R W1表示T2的本征基区到T1集电区的电阻，R W2表示从N阱接触到纵向PNP管T2的本征基区的电阻。

图1 N阱CMOS反相器剖面图闩锁效应的触发提取图l中寄生双极晶体管以及寄生电阻，得到如图2所示的四层正反馈PNPN结构。

CMOS集成电路闩锁效应形成机理和对抗措施CMOS（互补金属氧化物半导体）集成电路是以CMOS技术制造的集成电路的一种。

闩锁效应是指当CMOS集成电路的输入电平处于一些特定范围时，输出电平会被锁定在一些特定状态，不受输入电平的变化影响。

闩锁效应的形成机理主要涉及CMOS技术中的晶体管、电荷积聚效应和电荷泄漏。

在CMOS集成电路中，晶体管是主要的工作元件，分为N型和P型晶体管。

当输入电压达到一定水平时，N型晶体管的栅电压会高于阈值电压，导致导通。

同时，P型晶体管的栅电压会低于阈值电压，导致截止。

然而，当输入电平处于特定范围时，一个P型晶体管的输出电平可能会反向传导至一个N型晶体管的输出端。

这样，输入电平的变化不会在输出端引起电平变化，从而导致闩锁效应的形成。

此外，在CMOS技术中，电荷积聚效应是另一个导致闩锁效应的原因。

由于晶体管的栅电极电容非常小，当输入电平超过一定值时，栅电极的电荷会得到积聚。

随着电荷的积聚，晶体管的截止状态会得到巩固，使其变得更难以改变。

这也会导致闩锁效应的形成。

对于闩锁效应的对抗措施，可以从电路设计上进行优化，以减少或消除闩锁效应。

一种常用的对抗措施是增加输入电阻。

通过增加输入电阻，可以降低输入电平的变化对晶体管输出端电流的影响，从而减少闩锁效应的发生。

另一种对抗措施是使用级联电路设计。

级联电路将多个CMOS晶体管连接起来，使其共同工作。

在这种设计中，晶体管的输出电平受到多个输入电平的影响，而不是单个输入电平。

这可以减小闩锁效应的发生概率。

此外，优化电流和电压的选择也可以减小闩锁效应的影响。

通过调整电流大小和电压水平，可以减少晶体管的栅电极电荷积聚效应，从而降低闩锁效应的发生。

最后，使用更高的供电电压也是一种对抗闩锁效应的方法。

通过增大供电电压，可以提高CMOS集成电路的工作稳定性，从而降低闩锁效应的可能性。

综上所述，CMOS集成电路闩锁效应形成机理与对抗措施主要包括晶体管的工作状态、电荷积聚效应和电路设计的优化等因素。

CMOS集成电路闩锁效应形成机理和对抗措施CMOS集成电路闩锁效应（Latch-up）是在一些特定条件下，CMOS集成电路中出现的一种运行异常现象。

它会导致电路无法正常工作，甚至损坏芯片。

对于CMOS集成电路设计和制造而言，了解闩锁效应的形成机理以及对抗措施是非常重要的。

闩锁效应的形成机理主要涉及PNPN结构的象限配置，以及局部正反馈的产生。

CMOS集成电路中的PNPN结构由n型管和p型管组成，分别对应一个npn三极管和一个pnp三极管。

当其中一种条件下，比如供电电压的波动或外部干扰信号，使得pn结上的电流增大，就会激发起正反馈作用，导致三极管一直打开或闭合，形成闩锁效应。

为了对抗闩锁效应，有以下几种常见的对策：1. 提高结深度和扩散方案：通过增加pn结的深度，增加p区和n区之间的区域，减小PNPN结构的面积和容易触发的几率。

此外，改善扩散工艺，使得掺杂浓度更加均匀，有助于减小闩锁效应的发生。

2.加强电源线对地的维护：电源线是造成闩锁效应的一个重要因素。

在设计中，可以合理布局电源线，并采用多个电源接线点，增加供电的稳定性。

此外，还可以增加电容和电感器等器件，来稳定电源线上的电压。

3.降低闩锁敏感结的肖特基二极管串联电阻：闩锁效应主要定位于肖特基二极管的连接区域。

通过加大二极管连接区域的面积，可以使得串接电阻增大，从而降低闩锁效应的发生。

4.引入集成电阻：在PNPN结周围引入集成电阻，可以通过分散电流和电压，避免PNPN结同时触发。

5.添加防护电路：在CMOS集成电路中，可以添加专门的防护电路来对抗闩锁效应。

例如，引入大功率电阻，用于消除过电压激发；引入自动重置电路，用于自动恢复正常工作。

总结来说，闩锁效应是CMOS集成电路中一种可能出现的异常现象，会导致电路无法正常工作。

为了抵御闩锁效应，可以通过加强结深度和扩散方案、提高电源线对地的维护、降低闩锁敏感结的肖特基二极管串联电阻、引入集成电阻和添加防护电路等措施来降低其发生的概率。

《CMOS集成电路闩锁效应》第一章：引言内容简述：主要介绍集成电路工艺制程技术的发展过程，集成电路工艺制造技术从最初的BJT 工艺制造技术发展到CMOS工艺制造技术，同时器件也从最初的BJT发展的MOSFET。

由于体CMOS集成电路中所固有的寄生NPN和寄生PNP会组成的电路，它在一定的条件下被触发而形成低阻通路，从而产生大电流，并且由于正反馈电路的存在而形成闩锁，导致CMOS集成电路无法正常工作，甚至烧毁芯片，通常把该现象称为闩锁效应。

闩锁效应存在于体CMOS集成电路中，它一直是CMOS集成电路可靠性的一个潜在的严重问题，随着CMOS工艺技术的不断发展，工艺技术日趋先进，器件的特征尺寸越来越小，并且器件间的间距也越来越小，集成电路的器件密度越来越大，集成电路的闩锁效应变得越来越严重，特别是在IO电路中。

本章侧重介绍闩锁效应出现的背景和概况。

第一章：引言--------------------------------------------------------------------------------------------1.1 闩锁效应概述--------------------------------------------------------------------------------------1.1.1闩锁效应出现的背景----------------------------------------------------------------------1.1.2闩锁效应简述--------------------------------------------------------------------------------1.2 闩锁效应概况--------------------------------------------------------------------------------------1.3 小结----------------------------------------------------------------------------------------------------1.1闩锁效应概述1.1.1 闩锁效应出现的背景[1]最早出现的集成电路工艺技术是双极型工艺技术，它也是最早应用于实际生产的集成电路工艺技术。

CMOS集成电路闩锁效应形成机理和对抗措施————————————————————————————————作者：————————————————————————————————日期：2目录摘要： (1)0 前言 (1)1 闩锁效应产生背景 (2)2 CMOS反相器 (2)2.1 反相器电路原理 (2)2.2反相器工艺结构 (3)3 闩锁效应基本原理 (4)3.1 闩锁效应简介 (4)3.2 闩锁效应机理研究 (4)3.3 闩锁效应触发方式 (6)4 闩锁措施研究 (6)4.1 版图级抗栓所措施 (6)4.2 工艺级抗闩锁措施 (7)4.3 电路应用级抗闩锁措施 (9)5 结论 (9)参考文献: (10)III / 13个人收集整理，勿做商业用途CMOS集成电路闩锁效应形成机理和对抗措施摘要：CMOS Scaling理论下器件特征尺寸越来越小，这使得CMOS电路结构中的闩锁效应日益突出。

闩锁是CMOS电路结构所固有的寄生效应，这种寄生的双极晶体管一旦被外界条件触发，会在电源与地之间形成大电流通路，导致器件失效。

闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。

本文以反相器电路为，介绍了CM0S集成电路的工艺结构；采用双端PNPN结构模型．较为详细地分析了CM0S电路闩锁效应的形成机理；给出了产生闩锁效应的必要条件与闩锁的触发方式，介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。

关键词： CM0S集成电路；闩锁效应；功耗；双端pnpn结；可控硅Study on the mechanism of Latch-up effect in CMOSIC and its countermeasuresWangxinAbstract: Device channel length become more and more short under CMOS Scaling,such that latch-up effect in CMOS structure is stand out increasingly．Latch—up is a parasitic effect in CMOS circuits．Once the parasitic BJT is triggered,there will be high current from VDD to GND，which makes the chip invalidation． Latch—up phenomenon become the main reason of CMOS IC applied．Based on inverter，the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latch—up effect in CMOS IC． The necessary conditions and the trigger mode of the latch-up are given． Many means are introduced to how to avoid，decrease or eliminate the Latch—up effect in layout，technological process andcircuits application level .It guarantee the wide utilization for CMOS IC.Key words: CMOS IC；Latch—up effect；power dissipation；pnpn diode；thyristor.0 前言CMOS(Complementary Metal—Oxide—Semiconductor)集成电路是目前大规(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，1963年由万雷(Wanlass)和萨支唐(Sah)提出[]1，它是将NMOS(N沟道MOS)和PMOS(P沟道MOS)组台所形成的逻辑器件.CMOS电路的主要优点是它只有在逻辑状态转换时(例如从0到1)才会产生较大的瞬态电流，而在稳定状态时只有极小的电流流过，当它应用于数字逻辑电路时，功率损耗可以大幅减少，通常只有几个纳瓦[]3,2.当每个芯片上的器件数目增多时，功率消耗变成一个主要限制因素，低功率消耗就成为1个人收集整理，勿做商业用途CMOS电路最吸引人的特色．此外，CMOS结构还有较佳的噪声抑制能力、很高的输人阻抗等特性．相对于传统的双极型、NMOS、PMOS结构的集成电路而言，其优越性是毫无疑问的，随着集成电路复杂度的增加，制造工艺技术由NMOS工艺转到了CMOS工艺对先进集成电路而言，CM0S技术是最主要的技术．实际上，在ULSI(甚大规模集成电路)电路中，唯有CMOS能胜任。

闩锁效应的概念
闩锁效应（Latch-up）是CMOS集成电路中的一种寄生效应，它可能导致电路失效甚至烧毁芯片。

闩锁效应的基本原理是在CMOS电路中，由于NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构，当其中一个三极管正偏时，就会构成正反馈，形成闩锁。

这种反馈会导致电流在两个管子构成的回路中不停地被放大，从而引起芯片的闩锁效应。

为了有效抑制闩锁效应，可以采取以下几种方法：
1. 降低电源电压：减少电源电压可以降低触发闩锁效应的可能性。

2. 增加衬底和源极的接触面积：这有助于降低电阻，从而减少闩锁效应的风险。

3. 使用外延层：在硅片上生长一层低掺杂的外延层，可以有效隔离衬底和N阱，防止闩锁效应的发生。

4. 优化版图设计：合理布局NMOS和PMOS晶体管，以减少它们之间的相互作用。

5. 使用保护环：在晶体管周围设置保护环，可以吸收多余的电荷，防止闩锁效应的发生。

了解闩锁效应的原理和抑制方法对于集成电路的设计和制造至关重要，以确保电路的稳定性和可靠性。

latch up闩锁效应原理及形成的原因
Latch-up闩锁效应是指在CMOS电路中，由于寄生的PNP和NPN双极性晶体管相互影响而形成的一种现象。

具体如下：
1. 低阻抗通路：当两个BJT（双极性晶体管）导通时，会在电源VDD和地线GND之间产生一个低阻抗通路。

2. 大电流流过：这个低阻抗通路会导致VDD和GND之间流过很大的电流，这可能会损坏电路或导致电路功能异常。

3. 触发条件：Latch-up的发生通常需要满足一定条件，比如电流、电压超过一定的阈值，或者是由于外部因素如静电放电（ESD）引起的电压瞬变。

4. 介质击穿：如果有一个强电场施加在器件结构中的氧化物薄膜上，可能会导致介质击穿，从而触发闩锁效应。

5. 金属化迹线损坏：在大电流的影响下，很细的金属化迹线可能会损坏，进一步加剧闩锁效应的后果。

Latch-up闩锁效应是CMOS电路中一个重要的可靠性问题，它的发生可能会导致电路的永久性损坏。

因此，在设计和制造CMOS 电路时，工程师会采取多种措施来防止闩锁效应的发生，例如通过改进芯片布局设计、增加保护结构、使用更高质量的材料等方式来降低其发生的风险。

CMOS闩锁效应及其预防⏹在CMOS 电路中PMOS 和NMOS 经常作互补晶体管使用，它们相距很近，可以形成寄生可控硅结构，一旦满足触发条件，将使电路进入低压大电流的状态，这就是闩锁效应。

造成电路功能的混乱，使电路损坏。

产生闩锁效应的条件⏹ 1．环路电流增益大于1，即βnpn*βpnp >= 1 ；⏹ 2．两个BJT发射结均处于正偏；⏹ 3．电源提供的最大电流大于PNPN器件导通所需维持电流I H。

N阱CMOS工艺中的典型PNPN可控硅结构及其等效电路潜在的发射极(结)：⏹绿色标出区域是潜在的发射极(结)，当这些MOSFET作为I/O器件时，由于信号的大于VDD的overshoot，可能使PMOS的源/衬结、漏/衬结和沟道中感应的纵向PN结(这些都是纵向寄生PNP BJT的发射结)正偏而发射空穴到N阱中，接着在N阱和衬底的PN 结内建电场的驱动下，漂移进入P衬底，最终可能被横向寄生NPN BJT吸收而形成强耦合进入latch状态；同理，由于信号的小于GND的undershoot，可能使NMOS 的源/衬结、漏/衬结和沟道中感应的纵向PN结(这些都是横向寄生NPN BJT 的发射结)正偏而发射电子到P衬底中，接着在N阱和衬底的PN结内建电场的驱动下，漂移进入N阱，最终可能被纵向寄生PNP BJT吸收而形成强耦合进入latch状态。

另外还有两种情形可能向衬底或N阱注入少数载流子，一，热载流子效应；二，ESD 保护，前者可采用加大沟道长度的方法解决，后者可采用在版图中追加少数载流子保护环的方法来解决。

预防措施-一、工艺技术预防措施为了有效地降低βnpn和βpnp，提高抗自锁的能力，要注意扩散浓度的控制。

对于横向寄生PNP管，保护环是其基区的一部分，施以重掺杂可降低其βpnp ；对于纵向寄生NPN管，工艺上降低其βnpn有效的办法是采用深阱扩散，来增加基区宽度。

此外，为了降低Rw，可采用倒转阱结构，即阱的纵向杂质分布与一般扩散法相反，高浓度区在阱底；为了降低Rs，可采用N+_si上外延N-作为衬底，实验证明用此衬底制作的CMOS电路具有很高的抗自锁能力。

CMOS电路中的闩锁效应的预防闩锁效应的抑制措施由以上分析可知，闩锁效应起因于寄生的可控硅结构，且其发生需具备一定的条件，因此只要破坏产生闩锁效应的三个基本条件或其中之一，就能有效地避免闩锁效应的发生，在实际应用中，通常可从版图和工艺等方面采取措施，消除闩锁效应的发生．常用的抑制闩锁效应的方法总结如下：版图设计考虑基本结构改进由闩锁效应发生的条件可知，可以通过降低电流增益的方法抑制闩锁。

据此，可以尽可能加大寄生晶体管的基区宽度，即增加N阱到阱外N+扩散区的距离，这样可以降低寄生晶体管的电流增益。

防止闩锁效应另外一个较好的办法是减小R S1或者R W2这两个寄生电阻。

因为这两个电阻如果为零，则PNPN结构永远不会导通。

由图l可知，R S1和R W2这两个寄生电阻的大小主要取决于寄生晶体管基极与发射极的P+区与N+区的距离。

对于简单的反相器来说，寄生晶体管基极与发射极的P+区与N+区的距离越近，其寄生电阻越小，抑制闩锁触发的特性越好。

在版图设计中，可以考虑增加寄生晶体管基极与发射极的P+区与N+区形成的衬底接触与阱接触的数目。

合理布局电源接触孔合理布局电源接触孔，可以降低横向电流密度和衬底电阻R S，减小寄生晶体管的放大倍数，同样可以达到抑制闩锁的目的。

需注意的问题如下：(1)采用接衬底的环形V SS电源线(N阱)，并尽可能将衬底背面接V SS。

(2)增加电源V SS和V DD的接触孔，并尽可能加大接触面积。

(3)N阱CMOS中接V SS的孔尽可能安排的离阱远一些，接V DD 的孔要尽可能安排在阱的所有边缘上。

同时对每一个接V SS的孔都要在相邻的阱中配以对应的V DD接触孔，并尽量使V SS和V DD的接触孔的长边相互平行。

保护环结构如图3所示，可以将N阱中的PMOS晶体管周围加上接电源的N+环，在NMOS晶体管周围加上接低电位的P+环。

这样可以使得多数载流子在衬底或阱中形成的电阻电压降在注入寄生晶体管基区之前被保护环收集，不但可以减小寄生电阻R S1和R W2阻值，还可以降低晶体管的电流增益，能够有效的防止闩锁。

CMOS集成电路闩锁效应形成机理和对抗措施闩锁效应（latch-up effect）是CMOS集成电路中一种特殊的失效现象，会导致电路不稳定，甚至损坏。

本文将详细介绍闩锁效应的形成机理以及常见的对抗措施。

闩锁效应的形成机理主要涉及PN结的二极管效应和NPN/PNP双极晶体管的耦合效应。

在CMOS集成电路中，NMOS和PMOS晶体管的衬底(substrate)被用作补偿电源，作为N-Well和P-Well的共享基底。

当电源或信号引脚电压突然变化时，如果电源和/或输入信号在特定的电压和时间范围内达到一定临界点，会导致PN结形成二极管，在共享基底上产生电流。

这个电流可以使NPN和/或PNP双极晶体管进入饱和区，形成一对互相放大的PNP-NPN耦合结构。

该耦合结构会导致电流过大，电源过压，从而引起电路失效。

为了对抗闩锁效应，以下是一些常见的对抗措施：1.增加电源和输入信号的抗干扰能力：通过提高电源和输入信号的电压和电流噪声容忍度，减小电源和输入信号突变的可能性。

例如，可以使用滤波器来去除电源和输入信号的高频噪声。

2.增加抵抗和电感：通过在电路中加入适当的电阻和电感元件，可以减小电流过大的可能性，并提高电路的稳定性。

这些元件可以吸收和分散电流脉冲，减少电路失衡的可能性。

3.改善布局设计：通过合理的物理布局设计，将敏感的电源和输入信号线与噪声源相互分离，减少耦合效应的发生。

合理设计信号引脚和电源引脚之间的距离和对地绝缘可以有效地降低耦合效应。

4.加入保护回路：在电路中添加专门的保护回路，监测电源和输入信号的变化，及时产生控制信号进行干预，防止闩锁效应的发生。

例如，可以使用过压保护电路来监测电源电压，当电压过高时，自动切断电源。

5.提高工艺制程：对于CMOS集成电路的制程工艺，通过优化和改进，降低晶体管的漏电流和基底电流，减小闩锁效应的发生概率。

例如，可以控制硅衬底的掺杂浓度，减小串扰效应。

总之，闩锁效应是CMOS集成电路中一种常见的失效现象，会导致电路不稳定和损坏。

CMOS闩锁效应的研究及其几种预防措施作者：来源：《电脑知识与技术》2013年第25期摘要：目前以CMOS工艺为基础的集成电路制造方式已经成为当今集成电路产业的主导技术，但早期的CMOS电路由于无法有效预防闩锁效应而并未为人们所接受。

文章先对一个CMOS反相器以及它的工作原理进行了详细的介绍，进而在CMOS反相器的基础上对CMOS 电路中闩锁效应的产生机理做了充分的分析，提取了用于分析闩锁效应的集总器件模型，并且获得了闩锁效应的产生条件。

通过对闩锁效应内部原理的认识，我们知道对闩锁效应的抑制或者预防是完全可以做到的，这可以通过对版图设计规则和对CMOS工艺技术的改进而达到。

文章最后根据闩锁效应的产生条件给出了几种预防闩锁效应的措施。

关键词：CMOS集成电路；闩锁效应；集总器件模型；深槽隔离中图分类号：TP391 文献标识码：A 文章编号：1009-3044（2013）25-5751-041 概述以CMOS（Complementary Metal-Oxide-Semiconductor）为基本单元的CMOS集成电路具有功耗低、抗干扰能力强和速度快的优点，已成为当今世界LSI（大规模集成电路）、VLSI （超大规模集成电路）和ULSI（甚大规模集成电路）中应用最为广泛的一种电路结构。

但在CMOS工艺刚出现的时候，它并不被集成电路制造者所采纳，原因便在于CMOS工艺会使电路中产生一寄生低阻抗通路，导致闩锁效应，从而造成电路功能紊乱甚至使电路根本无法正常工作，更有甚者会直接烧毁电路，这是唯独CMOS工艺才会有的特点。

但是目前随着科技的进步，这种效应已经可以采用很多方法（包括从版图设计和从工艺技术方面）来进行遏制甚至是加以消除，进而有助于发挥CMOS电路的各种优点，为集成电路的发展带来了极大的便利。

2 CMOS反相器电路图1为一个CMOS反相器的电路结构图，PMOS和NMOS均采用增强型，其中PMOS管的源极和衬底与电源电压VDD直接相连，NMOS管的源极和衬底与地线GND相连，PMOS 管的漏极和NMOS管的漏极相连并引出输出信号Vout，PMOS管的栅极与NMOS管的栅极相连并作为输入信号Vin。

CMOS闩锁效应及其预防⏹在CMOS 电路中PMOS 和NMOS 经常作互补晶体管使用，它们相距很近，可以形成寄生可控硅结构，一旦满足触发条件，将使电路进入低压大电流的状态，这就是闩锁效应。

造成电路功能的混乱，使电路损坏。

产生闩锁效应的条件⏹ 1．环路电流增益大于1，即βnpn*βpnp >= 1 ；⏹ 2．两个BJT发射结均处于正偏；⏹ 3．电源提供的最大电流大于PNPN器件导通所需维持电流I H。

N阱CMOS工艺中的典型PNPN可控硅结构及其等效电路潜在的发射极(结)：⏹绿色标出区域是潜在的发射极(结)，当这些MOSFET作为I/O器件时，由于信号的大于VDD的overshoot，可能使PMOS的源/衬结、漏/衬结和沟道中感应的纵向PN结(这些都是纵向寄生PNP BJT的发射结)正偏而发射空穴到N阱中，接着在N阱和衬底的PN 结内建电场的驱动下，漂移进入P衬底，最终可能被横向寄生NPN BJT吸收而形成强耦合进入latch状态；同理，由于信号的小于GND的undershoot，可能使NMOS 的源/衬结、漏/衬结和沟道中感应的纵向PN结(这些都是横向寄生NPN BJT 的发射结)正偏而发射电子到P衬底中，接着在N阱和衬底的PN结内建电场的驱动下，漂移进入N阱，最终可能被纵向寄生PNP BJT吸收而形成强耦合进入latch状态。

另外还有两种情形可能向衬底或N阱注入少数载流子，一，热载流子效应；二，ESD 保护，前者可采用加大沟道长度的方法解决，后者可采用在版图中追加少数载流子保护环的方法来解决。

预防措施-一、工艺技术预防措施为了有效地降低βnpn和βpnp，提高抗自锁的能力，要注意扩散浓度的控制。

对于横向寄生PNP管，保护环是其基区的一部分，施以重掺杂可降低其βpnp ；对于纵向寄生NPN管，工艺上降低其βnpn有效的办法是采用深阱扩散，来增加基区宽度。

此外，为了降低Rw，可采用倒转阱结构，即阱的纵向杂质分布与一般扩散法相反，高浓度区在阱底；为了降低Rs，可采用N+_si上外延N-作为衬底，实验证明用此衬底制作的CMOS电路具有很高的抗自锁能力。

关键词:CMOS芯片;抗闩锁;外围保护电路;拓扑1CMOS芯片“闩锁”诱因及危害CMOS芯片内部存在固有的寄生双极型PNP晶体管和NPN晶体管，不可避免的在VDD和VSS 之间构成了PNPN可控硅结构［1］。

在一定的外界因素触发下(如电源噪声干扰)，VDD和VSS 之间会感生横向电流IＲS及纵向电流IＲW，IＲS、IＲW的积累导致VDD和VSS之间的横向、纵向PNPN可控硅导通，两个PNPN可控硅之间形成正反馈闭合回路，即使外界的触发因素消失，在VDD和VSS之间也有电流流动，即“闩锁效应”。

如果电源能够提供足够大的电流，由于“闩锁效应”，芯片将最终因电流过大而烧毁。

“闩锁效应”不局限于发生在CMOS芯片的VDD和VSS之间，还有另一种情况是:某一普通I/O连接在具有带载能力的电源上，其相邻I/O连接在电源的回路地上，在一定的外界因素触发下，该相邻I/O之间发生“闩锁效应”，严重情况下导致芯片内部与I/O对应的键合丝烧断。

基于上述描述，CMOS芯片由于其内部的固有结构，在一定的外部条件触发下必然会出现“闩锁效应”。

因此，需对CMOS芯片的外围电路进行完善设计，尽量避免CMOS芯片在使用过程中发生“闩锁效应”。

2CMOS芯片抗闩锁技术方案导致CMOS芯片发生“闩锁效应”的基本条件有以下三个:1)在一定的外界因素触发下，CMOS 芯片内部的寄生双极型PNP晶体管及NPN晶体管的基极、发射极处于正向偏置;2)寄生PNP 晶体管及NPN晶体管构成的PNPN可控硅结构的整体放大倍数大于1，即βNPN×βPNP＞1;3)电源提供的最大电流大于寄生PNPN可控硅结构导通所需要的维持电流。

针对上述诱因，制定CMOS芯片外围电路设计方法，尽量避免CMOS芯片发生“闩锁效应”，且即使CMOS芯片发生“闩锁效应”，也由于外围电路的保护而减小“闩锁效应”的危害。

具体的技术方案如下:1)注意抑制电源跳动，防止电感元件的反向电动势或电网噪声窜入CMOS芯片的供电端口，引起CMOS芯片瞬时击穿而触发“闩锁”效应。

CMOS集成电路闩锁效应形成机理和对抗措施————————————————————————————————作者：————————————————————————————————日期：2目录摘要： (1)0 前言 (1)1 闩锁效应产生背景 (2)2 CMOS反相器 (2)2.1 反相器电路原理 (2)2.2反相器工艺结构 (3)3 闩锁效应基本原理 (4)3.1 闩锁效应简介 (4)3.2 闩锁效应机理研究 (4)3.3 闩锁效应触发方式 (6)4 闩锁措施研究 (6)4.1 版图级抗栓所措施 (6)4.2 工艺级抗闩锁措施 (7)4.3 电路应用级抗闩锁措施 (9)5 结论 (9)参考文献: (10)III / 13个人收集整理，勿做商业用途CMOS集成电路闩锁效应形成机理和对抗措施摘要：CMOS Scaling理论下器件特征尺寸越来越小，这使得CMOS电路结构中的闩锁效应日益突出。

闩锁是CMOS电路结构所固有的寄生效应，这种寄生的双极晶体管一旦被外界条件触发，会在电源与地之间形成大电流通路，导致器件失效。

闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。

本文以反相器电路为，介绍了CM0S集成电路的工艺结构；采用双端PNPN结构模型．较为详细地分析了CM0S电路闩锁效应的形成机理；给出了产生闩锁效应的必要条件与闩锁的触发方式，介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。

关键词： CM0S集成电路；闩锁效应；功耗；双端pnpn结；可控硅Study on the mechanism of Latch-up effect in CMOSIC and its countermeasuresWangxinAbstract: Device channel length become more and more short under CMOS Scaling,such that latch-up effect in CMOS structure is stand out increasingly．Latch—up is a parasitic effect in CMOS circuits．Once the parasitic BJT is triggered,there will be high current from VDD to GND，which makes the chip invalidation． Latch—up phenomenon become the main reason of CMOS IC applied．Based on inverter，the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latch—up effect in CMOS IC． The necessary conditions and the trigger mode of the latch-up are given． Many means are introduced to how to avoid，decrease or eliminate the Latch—up effect in layout，technological process andcircuits application level .It guarantee the wide utilization for CMOS IC.Key words: CMOS IC；Latch—up effect；power dissipation；pnpn diode；thyristor.0 前言CMOS(Complementary Metal—Oxide—Semiconductor)集成电路是目前大规(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，1963年由万雷(Wanlass)和萨支唐(Sah)提出[]1，它是将NMOS(N沟道MOS)和PMOS(P沟道MOS)组台所形成的逻辑器件.CMOS电路的主要优点是它只有在逻辑状态转换时(例如从0到1)才会产生较大的瞬态电流，而在稳定状态时只有极小的电流流过，当它应用于数字逻辑电路时，功率损耗可以大幅减少，通常只有几个纳瓦[]3,2.当每个芯片上的器件数目增多时，功率消耗变成一个主要限制因素，低功率消耗就成为1个人收集整理，勿做商业用途CMOS电路最吸引人的特色．此外，CMOS结构还有较佳的噪声抑制能力、很高的输人阻抗等特性．相对于传统的双极型、NMOS、PMOS结构的集成电路而言，其优越性是毫无疑问的，随着集成电路复杂度的增加，制造工艺技术由NMOS工艺转到了CMOS工艺对先进集成电路而言，CM0S技术是最主要的技术．实际上，在ULSI(甚大规模集成电路)电路中，唯有CMOS能胜任。

西安理工大学研究生课程论文/研究报告课程名称：器件可靠性与失效分析课程代号：050114任课教师：王彩琳题目：CMOS电路结构中的闩锁效应及其防止措施完成日期：2012 年 3月15日学科：电子科学与技术学号：1108090479姓名：孟照伟成绩：2012 年CMOS电路结构中的闩锁效应及其防止措施由于NMOS集成电路和双极型集成电路的功耗电流大，封装密度受到了很大限制，因此CMOS集成电路得到了迅速的发展。

CMOS集成电路具有功耗低、噪声容限大的优点，在给定的封装内可容纳更多的电路，目前CMOS集成电路已经成为数字电路、模拟电路以及同一芯片上构成数字、模拟组合电路的首选技术。

在当今CMOS成为VLSI关键工艺的同时，CMOS结构中的闩锁效应，则成为至关重要的问题。

随着器件尺寸的不断缩小，这个问题更加突出[1]。

闩锁效应[2](Latch—up)又称闭锁、自锁、闸流效应，这种效应是CMOS电路中固有的。

是指由于电路的输入端或输出端输入外来的噪声电压，而导致CMOS 电路结构中存在着固有的寄生双极型NPN和PNP晶体管形成晶闸管导通，所引起的从电源到地之间流过大电流的现象。

这种骤然增大的电流会将电路烧毁。

随着CMOS工艺尺寸的按比例缩小和电路延迟时间的缩短，各种引起激活的因素将会逐渐增强。

如何从加工工艺和版图设计上采取措施防止和避免闩锁效应成为至关重要的问题。

因此研究CMOS电路结构中的闩锁效应及其防止措施对于CMOS集成电路的可靠性有着十分重要的作用。

1 闩锁效应形成机理以P阱CMOS反相器为例，分析闩锁效应的产生机理[3-4]，图1是CMOS反相器的剖面图。

从图1中我们可以看出，在形成CMOS反相器结构的同时，也不可避免地产生了由寄生双极晶体管构成的PNPN器件，即可控硅(SCR)，该可控硅器件由两个横向的PNP双极型晶体管和两个纵向的NPN双极型晶体管组成，即P 沟道MOSFET的源(漏)极、N型衬底以及P阱分别为横向PNP双极晶体管LT1(LT2)的发射极、基极和集电极；N沟道MOSFET的漏(源)极、P阱及N型衬底分别为纵向NPN双极晶体管VT1(VT2)的发射极、基极及集电极，这种寄生的纵向NPN晶体管和横向的PNP晶体管通过P阱和共同的衬底耦合。