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半导体器件工艺仿真软件选择ISE TCAD还是MEDICI，Tsuprem42009年04月11日星期六 12:40在介绍ISE TCAD，MEDICI，Tsuprem4之前先介绍Sentaurus吧，介绍完Sentaurus，也许就不需要再介绍ISE TCAD和MEDICI，Tsuprem4了。
Sentaurus Process介绍Synopsys Inc.的Sentaurus Process 整合了：⑴Avanti 公司的TSUPREM系列工艺级仿真工具（Tsupremⅰ，Tsupremⅱ，Tsupremⅲ只能进行一维仿真，到了第四代的商业版Tsuprem4能够完成二维模拟）；⑵Avanti公司的Taurus Process 系列工艺级仿真工具；⑶ISE Integrated Systems Engineering公司的ISE TCAD工艺级仿真工具Dios（二维工艺仿真）FLOOPS-ISE（三维工艺仿真）Ligament（工艺流程编辑）系列工具，将一维、二维和三维仿真集成于同一平台。
在保留传统工艺级仿真工具卡与命令行运行模式的基础上，又作了诸多重大改进：⑴增加、设置了模型参数数据库浏览器（PDB），为用户提供修改模型参数及增加模型的方便途径；⑵增加、设置了一维模拟结果输出工具（Inspect）和二维、三维模拟结果输出工具（Tecplot SV）。
Inspect 提供了一维模拟结果的交互调阅。
而Tecplot SV 则实现了仿真曲线、曲面及三维等输出结果的可视化输出。
（ISE TCAD的可视化工具Inspect和tecplot的继承）此外，Sentaurus Process 还收入了诸多近代小尺寸模型。
这些当代的小尺寸模型主要有：⑴高精度刻蚀模型及高精度淀积模型；⑵基于Crystal-TRIM 的蒙特卡罗（Monte Carlo）离子注入模型、离子注入校准模型、注入解析模型和注入损伤模型；⑶高精度小尺寸扩散迁移模型等。
§1 半导体工艺仿真工具TSUPREM-4TSUPREM-4是用于硅基集成电路和分立器件制造工艺仿真的计算机程序。
TSUPREM-4仿真杂质在垂直于硅晶圆表面的两维器件横截面中的注入和再分布。
程序的输出信息包括：结构中不同材料层的边界、每层中杂质的分布、由氧化、热循环、薄膜淀积产生的应力等等。
TSUPREM-4可处理的工艺步骤类型包括：•离子注入•惰性环境杂质再分布•硅和多晶硅氧化物和硅化物生成•外延生长•不同材料的低温淀积和刻蚀仿真结构：TSUPREM-4仿真结构包括很多区域，每一区域由一种或几种材料组成。
每种材料可以用多种杂质掺杂。
TSUPREM-4中提供的材料有单晶硅、多晶硅、二氧化硅、氮化硅、氮氧化硅、钛、硅化钛、钨、硅化钨、光刻胶、铝，以及用户自定义的材料；可用的杂质类型包括硼、磷、砷、锑和用户自定义的杂质。
其它特点：TSUPREM-4还可仿真硅层中的点缺陷（间隙原子或空位）及它们对杂质扩散的影响。
氧化物质在二氧化硅层中再分布的仿真可用于计算氧化速率等。
1.1 TSUPREM-4基本命令介绍1.1.1格式及变量说明1.{}、（）、[ ]用于变量分组：{}中的变量是一组，{}中的变量还可以用（）进行分组，（）中的变量进一步可以通过[ ]分组。
2.用“|”符号隔开的参量表示一定要在这些参量中选择一个。
3.用“/”符号隔开的参量表示这些参量是同一个语句中的关键字。
4．变量类型有三种：数字变量、字符变量、逻辑变量。
<n>表示数字变量的取值，<c>表示字符变量的取值，后面不跟< >的是逻辑变量。
一般情况下，未定义的逻辑变量默认为取值为假，定义过的逻辑变量取值为真，如：STRUCTURE REFLECT ……表示将STRUCTURE语句中的逻辑变量REFLECT设为真，而如果在STRUCTURE语句中没有出现REFLECT参量，那么就默认其值为假。
但是在TSUPREM4中有些逻辑变量的取值被默认为真，这时如果我们要将该变量取值为假的话，就要在变量前面加“^”或“!”或“#”符号，如：MESH语句中的FAST参量的默认取值为真，如果我们如下定义：MESH ……（即MESH语句中未出现FAST参量），那么程序将默认FAST取值为真，而如果我们要将FAST值取为假的话，就要如下定义：MESH ^FAST ……在下面的语句中，如果有逻辑变量的默认取值为真的话，将在语句说明中予以列出。
编号本科生毕业设计（论文）题目：静电放电（ESD）保护器件的模拟与仿真物联网工程学院微电子学专业二〇一四年六月摘要静电放电(Electrostatic Discharge，ESD)是组成集成电路靠得住性的主要因素之一，存在于生产到利用的每一个环节，并成为开发新一代工艺技术的难点之一，最近几年来，对ESD的研究也因此愈来愈受到重视，仿真工具在ESD领域的应用使得ESD防护的研究变得更为便利，可大幅缩短研发周期.但是，由于ESD现象复杂的物理机制，极端的电场及温度条件，和ESD仿真中频繁的不收敛现象，都使得ESD的仿真变得极为困难.本文详细论述了ESD的来源、造成的危害和如何测试集成电路的防静电冲击能力，并基于Sentaurus软件，对ESD防护器件展开了的分析、研究，内容包括：1)掌握ESD保护的大体理论、测试方式和防护机理.2)研究了工艺仿真流程的步骤和网格概念在工艺仿真中的重要性，并对网格概念的方式进行了探讨.3)研究了器件仿真流程和器件仿真中的物理模型和模型函数，并对描述同一物理机制的的各类不同模型展开对比分析.主要包括传输方程模型、能带模型、各类迁移率退化模型、雪崩离化模型和复合模型.4)研究了双极型晶体管和可控硅（Silicon Controlled Rectifier，SCR）防护器件的仿真，并通过对仿真结果的分析，研究了ESD保护器件在ESD应力作用下的工作机理.关键词：静电放电；网格；器件仿真；双极型晶体管；可控硅ABSTRACTESD is one of the most important reliability problems of IC products which lies in every flow of IC production, and it is also one of the most difficult problems of developing new generation technology, therefore, the research on ESD protection design has attracted more and more attention. The applications of simulation tools on ESD area make the design of ESD protection devices more convenient, and greatly shorten the development cycle.However, due to the complicated physical mechanism of ESD, the extremely high field and high temperature when ESD happened, and the frequently convergence problem in ESD simulation, it becomes difficult to carry out the ESD simulation. So this paper particularly explain show ESD comes from, what harm will bring, how to test the integrated circuit's ability to prevent from the static, also concentrates on the simulation of ESD protection devices, based on the Sentaurus TCAD platform. And the main content of this paper include:First, this paper points out the basic theory, test methods and protective mechanism of ESD protection.Second, study the importance of the grid to define the steps and process simulation processes in the process simulation, and the method of the grid defined discussed.Third, in device simulation process and device simulation is studied in physical model and the model function, and to describe the same physical mechanism of the various models of comparative analysis. Mainly includes the transmission equation model, the energy band model, all kinds of mobility degradation model, avalanche ionization model and composite model.Forth, Study BJT and SCR protection device simulation, and the simulation results through analysis, research the working mechanism of the ESD protection device under ESD stress effects.Keyword: ESD; Grid; Device simulation; BJT; SCR目录摘要 (I)ABSTRACT (II)目录 (I)第1章绪论 (1)课题的研究背景及意义 (1)国内外概况 (1)本课题的研究内容 (2)第2章 ESD的常常利用保护器件及测试方式 (3)ESD简介 (3)ESD防护器件 (5)二极管的ESD防护器件 (5)NMOS管的ESD防护器件 (5)SCR的ESD防护器件 (7)ESD的测试方式 (8)ZAPMASTER的ESD测试方式 (10)TLP技术的ESD测试方式 (11)ZAPMASTER测试与TLP测试的关联性 (12)第3章 SENTAURUS软件仿真流程 (14)仿真工具简介 (14)工艺仿真 (14)工艺仿真流程 (15)结构操作及保留输出 (16)网格概念 (16)器件仿真及其物理模型的选择 (17)器件仿真流程 (17)物理模型选择 (18)第4章常常利用ESD防护器件的仿真与分析 (26)BJT的仿真与分析 (26)LSCR的仿真与分析 (28)N+_MLSCR的仿真与分析 (30)第5章结论与展望 (34)结论及不足的地方 (34)展望 (34)参考文献 (36)致谢 (37)第1章绪论课题的研究背景及意义随着集成电路朝着高性能大规模等方面迅速发展的同时，在所有集成电路的失效产品中，由于ESD造成的失效占据相当大的比例.因此，ESD保护器件的研究愈来愈受到人们的重视.ESD保护器件的工作原理为：在器件正常工作进程当中，ESD仅是表现为容值极低的（正常<5 pf）容抗特性，并非会对正常的器件特性产生影响，而且不会影响电子产品的信号及数据传输；当器件两头的过电压抵达预定的崩溃电压时，ESD防护器件快速（纳秒级）做出反馈，并放大极间漏电流通过，从而达到吸收、减弱静电对电路特性的干扰和影响.同时，因为ESD保护器件的组成材质十分特殊，ESD往往是通过对静电进行吸收和耗散，即表现为一个充放电的进程，达到对设备进行静电防护的作用，因此设备中的ESD保护器件都不容易老化损坏.可是，因为ESD现象所涉及的物理机制特别复杂，人工计算很宝贵到防护器件性能参数的精准值，仅能通过流片验证取得ESD防护器件的性能参数，但流片验证花费的大量时间将会使公司在激烈的竞争中处于不利的地位.因此在ESD领域中，工艺和器件模拟TCAD 仿真工具的应用慢慢被重视.目前，Sentaurus TCAD是世界上最先进的TCAD工具，它是Synopsys公司收购瑞士ISE（Integrated Systems Engineering）公司以后发布的产品.Sentaurus TCAD全方面继承了Tsuprem4、ISE TCAD和Medici的所有特性和优势，可以用来模拟仿真集成器件的工艺制造进程，器件物理特性和互连线特性等，它包括众多组件，主要由Sentaurus Process 模块、Sentaurus Strucure Editor模块、Sentaurus device模块、和Sentaurus Workbench 等模块组成.本论文中，通过利用Sentaurus TCAD仿真工具对ESD保护器件进行仿真，能够找出ESD现象的各个阶段器件内部的电场散布、电流密度及流向、温度散布和其他相关物里参量的转变，分析ESD器件在防护进程中的工作机理和失效原因，不但可以缩短研发时间，而且对研究工作具有极为重要的指导意义.国内外概况从20世纪80年代开始，国外的很多学者就开始注意到ESD现象并提出了一些减缓ESD 对IC芯片危害的办法，TCAD仿真工具也已经作为商业化的软件开始推行.随着集成电路快速发展的同时，集成电路中的ESD防护问题愈来愈严重，ESD的防护设计也愈来愈困难，只依托工程师的经验，很宝贵到适合的防护器件，而不断地流片验证又费时费力，因此在20世纪末21世纪初期，ESD研究和TCAD仿真软件开始真正结合起来.1991年，瑞士集成系统实验室的Andreas 等人开始了有关ESD仿真的研究，美国伊利诺斯大学的Alert 教授也开始利用混合仿真的方式研究ESD防护器件的性能，2001年，徳国汉堡大学的KAIESMARK等人利用直流仿真和单脉冲TLP波形的仿真系统研究GGNMOS （Gate-Grounded NMOS，栅接地NMOS）的性能，以后法国图卢兹的等人也有过相关方面的论文报导，美国中佛罗里达大学的教授也有相关方面的研究.以上的报导大体上是基于GGNMOS器件的仿真，或是在比较复杂的SCR器件基础上，利用单脉冲TLP（TransimmisonLine Pusle，传输线脉冲技术）波形仿真或混合仿真等方式，并非能对较复杂的SCR器件的性能做出准确的预测.国内对ESD的研究起步比较晚，很少有专门的ESD研究单位（除浙江大学和美国UCF 大学的ESD联合实验室外），但很多高校都在进行对于ESD防护相关问题的研究，对ESD 仿真研究的报导也偶尔可见[1-2]，可是由于收敛性等方面的原因，目前国内对ESD仿真研究大体上是基于单脉冲TLP波形仿真，这种方式因为电压过冲等原因，并非能准确仿真触发电压等相关参数.本课题的研究内容本课题主要研究ESD防护器件的仿真，利用Sentaurus仿真工具，主要针对BJT和SCR 结构的防护器件进行仿真分析.本文的第二章介绍了ESD的大体概念，主要讲述ESD事件的模型、不同类型的ESD防护器件和测试方式；第三章介绍网格概念在工艺仿真中的作用、网格概念方式、各个工艺步骤模拟所用的模型，而且重点介绍了器件仿真的物理模型，讲述各类物理模型的适用条件，深切分析模型函数和不同模型之间的不同性；第四章主要讲述双极型晶体管和可控硅防护器件的仿真与分析，研究了ESD保护器件在ESD应力作用下的内部电场散布、电流密度及流向等相关物理参量的转变.第2章 ESD的常常利用保护器件及测试方式ESD简介静电是一种电能，它存在于物体表面，是正负电荷在局部失衡时产生的一种现象.静电现象是指电荷在产生与消失进程中所表现出的现象的总称，如摩擦起电就是一种静电现象.静电产生原因有接触分离起电、摩擦起电、感应起电和传导起电等.当带了静电荷的物体(也就是静电源)跟其它物体接触时，这两个具有不同静电电的物体依据电荷中和的原则，存在着电荷流动，传送足够的电量以抵消电压.这个高电量的传送进程中，将产生潜在的破坏电压、电流和电磁场，严重时将其中物体击这就是静电放电.国家标准是这样概念的：“静电放电：具有不同静电电位的物体彼此靠近或直接接触引发的电荷转移(GB/T4365---1995)”，一般用ESD表示.ESD是代表英文Electrostatic Discharge，即“静龟放电”的意思.它是EOS(electrical over-stress)的一种，EOS家族还包括闪电和电磁脉冲(electromagnetic pulses，EMP) .EOS是指那些时间在微秒和毫秒范围的事件，相较而言ESD是l00 ns的范围.ESD是现今MOS集成电路中最重要的靠得住性问题之一.高密度集成电路器件具有线问距短、线细、集成度高、运算速度快、低功率和输入阻抗高的特点，因此致使这种器件对静电较敏感，称之为静电敏感(ESD Sensitive，ESDS)器件.静电放电的能量，对传统的电子元件的影响甚微，人们不易觉察，可是这些高密度集成电路元件则可能因静电电场和静电放电电流引发失效，或造成难以被人们发现的“软击穿”现象，致使设备锁死、复位、数据丢失和不靠得住而影响设备正常工作，使设备靠得住性降低，乃至造成设备的损坏.集成电路工业由ESD致使的损失是一个超级严重的问题.基于ESD产生的原因及其对集成电路放电的不同方式，通常将静电放电事件分为以下三类模型：1)人体模型(Human Body Model, HBM)2)机械模型(Machine Model, MM)3)带电器件模型(Charged Device Model, CDM)HBM是目前最常常利用的模型，同时也是在产品的靠得住性查验中必需通过的检测项目.HBM是指因人体在地上走动磨擦或其它因素在人体上已积累了静电后接触芯片，人体上的静电就会刹时从芯片上的某个端口进入芯片内，再经由芯片的另一端口泄放至地，该放电的进程会在短到几百纳秒的时间内产生数安培的刹时电流，该电流会把芯片内的器件烧毁.有关于HBM的ESD已有工业测试的标准，它是现今各国用来判断集成电路ESD靠得住性的重要依据.图2-1为工业标准(MIL-STD-883C method 的等效电路图，其中人体的等效电容(CC )规定为100 pF，人体的等效放电电阻(RS)为1500 Ω.按照人体模型的测试标准MIL-STD-883C method ，其ESD的耐压敏感度可分成三个品级，见表2-1.Cc图2-1 被测器件在HBM，MM和CDM模型下的ESD应力波形产生的集总电路表2-1 人体模型的工业测试标准耐压级别耐压等级耐压灵敏度等级一0~1999 伏特等级二2000~3999 伏特等级三4000~15999 伏特MM及其标准由日本制定，在芯片的制造进程中，积累在机械手臂上的电荷接触芯片时通过芯片的管脚刹时泄放静电电流.由于大多数机械都是用金属制的，其机械放电模式的)规定为200 pF，因为机械放电模式的等效电阻等效电阻(Rs)约为0 Ω，但其等效电容(CC小，所以其放电的进程更短，在几纳秒到几十纳秒之内产生数安培的刹时电流.CDM是在芯片的制造和运输进程中因为摩擦生电积累静电荷，但在电积累的进程中集成电路并无被损伤.带有静电的芯片在处置进程中，当其管脚与地触的刹时，芯片内部的静电就会由经管脚向外泄放电流.此模式放电的时间更短，只有几纳秒之内，而且很难真实模拟其放电现象.由于芯片内部的静电会因为芯片器件本身地的等效电容而变，芯片所用的封装形式和芯片摆放的角度都会造成不同的等效电容.因为多项转变因素难以肯定，因此有关此模式放电的工业测试标准仍在协议中，但已有此测试机械在销售中.各模型的集总测试网络和其参数范围别离如图2-1和表2-2所示.CMOS集成电路对静电放电防护能力的规格见表2-3.表2-2 各类ESD测试模型的电感、电容、电阻参数值ESD Model Cc Ls Rs Cs CsHBM100pF5~12nH1500Ω1pF1pFMM200pFΩNA NACDM10pF＜10nH＜10ΩNA NA表2-3 集成电路产品的ESD规格ESD Model HBM MM CDMOK2000 V200 V1000 VSafe4000 V400 V1500 VSuper10000 V1000 V2000 VESD 防护器件二极管的ESD 防护器件二极管是最简单的有源电压箝位电路,它有正向和反向两个工作区域.在二极管两头加上正向电压时，二极管在 V 时开始导通，导通电阻约为1~5 Ω.在反向工作时，开始只有漏电流，电阻增大.当P-N 结雪崩击穿时产生倍增电流，雪崩电压与N 或P 的搀杂浓度有关，在深亚微米工艺中，一般为10~20 V.二极管在小注入时，I-V 特性与搀杂浓度有关；当大注入时，阱区往往进入电导调制区，I-V 特性与搀杂浓度无关.图2-2所示的两种常常利用P-N 结二极管的横截面结构图.图2-2(a) 结面积小的二极管结构图 图2-2(b) 结面积大的二极管结构图图2-2 常常利用P-N 结二级管的横截面结构图以上两种结构的结面积不同，由于图2-2(b)结构的P-N 结面积更大，使ESD 能量释放时，能量密度较小，具有更强的ESD 保护能力,在实际应历时常常采用这种结构的二极管. NMOS 管的ESD 防护器件栅极接地NMOS 晶体管是最常常利用的ESD 防护器件之一.GGNMOS 晶体管的栅极、源极和衬底都是接地的，其ESD 保护机制基于负阻效应(Snapback Effect).图2-3所示的是一个GGNMOS 晶体管器件的横截面图.从图中可以看到，NMOS 晶体管存在一个寄生横向NPN 晶体管，其集电极为NMOS 晶体管的漏极，发射极为NMOS 晶体管器件的源极，基极为NMOS 晶体管的P 型衬底.当一个正向的ESD 脉冲作用于器件的漏极，这会使得漏衬结(DB 结)一直处于反向偏置直到发生雪崩击穿，此时由于发生雪崩倍增效应而会产生大量的电子空穴对.当雪崩效应产生的空穴电流I sub 通过衬底流向地的时候，会在横向寄生衬底电阻R sub 的两头产生一个电压降，该压降会使得衬底局部电势V R 上升.随着V R 上升，源衬结(BS 结)导通，最终触发寄生的横向NPN 晶体管导通，当寄生横向NPN 晶体管导通后，已再也不需要一个很强的漏极电场将离子注入到漏极来产生较大的电流，这就会使得漏极电压下降，从而发生负阻现象(Snapback Effect).负阻区处于不稳定状态，只是高阻区和低阻区两个稳定区之间的过渡.一旦寄生横向NPN 晶体管导通后，由于衬底的电导调制作用，电阻又变成正值.当电流进一步增大，产生自加热，使器件内部温度升高.当达到硅的熔点1685℃时，器件会发生不可逆转的转变，器件会受到损伤，该现象称为二次击穿或热击穿.图2-3 栅极接地NMOS晶体管器件的横截面示用意VDIDBVox1区3区4区1/Ron(It2,Vt2)(It1,Vt2)(Ih,Vh)图2-4 典型GGNMOS晶体管器件的I-V特性曲线GGNMOS晶体管的I-V特性曲线如图2-4所示，该曲线可以分成4个工作区域：1区和2区别离为线性区和饱和区，这两个区的I-V曲线可以用标准NMOS的I-V公式来进行描述；3区为负阻区，4区为高电流区，这两个区的I-V曲线已不能用标准NMOS的I-V公式来进行描述.在发生ESD时，GGNMOS晶体管工作于3区和4区.图2-4同时也表示了利用传输线脉冲(TLP)技术进行测量而取得的典型GGNMOS晶体管的负阻特性曲线.该曲线所反映出的负阻特性参数，如Vt1、Vh、It2和Ron等,这些参数对于器件ESD失效阈值电压(ESDV)大小的测量是超级关键的:1)(It1,Vt1)是第一次击穿触发点，该点决定了ESD保护器件在何时将开启.Vt1可以如式（2-1）表达.()nI I R q T K BV V 11111⎪⎪⎪⎪⎪⎭⎫ ⎝⎛⎪⎪⎭⎫ ⎝⎛++*-*=dc c sub B BD ti α （2-1） 必需使开启电压V t1低于栅氧化层击穿电压BV ox ，同时必需使开启电压V t1高于最差情况下的电源电压VDD ，并留有必然的设计裕度(VDD+10%)，避免由于电源过冲噪声而引发意外的击穿触发.在实际ESD 保护电路设计，一般通过提高衬底电压或栅极电压，来降低V t 的值；2) (I h ，V h )是维持点，是低阻ESD 电流开始泄放的起始点.采用较低的V h 值确保适当的电压钳位，避免内部器件的栅氧化层被击穿，同时可以减少ESD 电流泄放时的电源功率消耗(Power=V h *I ESD ).维持电压V h 应该高于电源电压以避免发生闩锁效应；3) R on 是导通电阻，其表达如式（2-2）：ds ds on I V R ∂∂= （2-2） 尽可能小的导通电阻R on 可确保该ESD 器件具有较大的电流泄放能力，同时可以避免器件过早热击穿；4) (I t2，V t2)为器件的二次击穿点，器件ESDV 电压值的大小可由二次击穿电流I t2来表示.对于HBM 测试下的GGNMOS ESD 器件，其ESDV 电压值的近似表达如式（2-3）：()t2on Level ESD HBW I R V ⨯+=1500 （2-3）由GGNMOS 晶体管的负阻(Snapback)特性曲线，设计者可以在硅验证之前预测出对应于HBM 模型的ESDV 电压值.SCR 的ESD 防护器件由于可控硅（Semiconductor controlled Rectifiers ，SCR ）触发前后，电阻转变很大，所以在功率器件中，用来承载大电流.一样SCR 可以用于设计ESD 保护结构，其结构和等效线路图如图2-5所示.AnodeT1T1T2RnwellRpwellCathode图2-5(a) SCR 的截面图 图2-5(b) SCR 结构的等效线路图图2-5 SCR 结构的截面图和等效线路图SCR在ESD冲击发生时也作为一个二端网络，其中阳极（Anode）和N阱短接，阴极（Cathode）和P阱短接.Anode与静电源相接，当ESD冲击发生时，加在N阱和P阱的P-N 结上的反向电压降足以使P-N结雪崩击穿.雪崩击穿后，SCR触发将有两种可能：1)雪崩击穿产生的空穴电流流过P阱体电阻RP-WELL，使P衬底电压升高，寄生的NPN 管开启.2)雪崩击穿产生的电子电流流过N阱体电阻RN-WELL，使寄生的PNP的EB结正偏，PNP 导通.通常NPN管的β高于PNP管的β，所以NPN管比PNP管更易开启.VTRIG为N阱和P阱的P-N结雪崩击穿电压.通常N阱/P阱的击穿电压在40V，一旦触发，再也不需要Anode 上提供偏置，二端点的电压V开始降低，V的最小值概念为需要提供足够的电流流过P阱体电阻以保证NPN管导通，VH与NPN管和PNP管的基区宽度L有关，对应的I-V曲线如图2-6所示.I图2-6 SCR的回扫特性曲线SCR有两个重要参数，ITRIG 和由P阱体电阻，即外延层厚度和P阱的搀杂浓度决定,VH与L和N阱体电阻有关.此刻的CMOS工艺中，VH的典型值为2~5V，由于SCR一旦触发，Anode和Cathode之间完全处于电导调制区，导通电阻仅为1Ω，作为ESD保护电路时，能很好地耗散能量.以上介绍了各类器件在ESD情况下表现的特性.在设计ESD保护电路结构时，就是利用器件的这些特性，按照不同的要求或工艺条件，选用不同的器件来实现符合要求的ESD 保护结构.例如，NMOS和SCR在ESD条件在都可能触发还归击穿，在CMOS工艺时可用NMOS 的回归特性来作ESD保护，但如果要求有更快的保护速度，可考虑用SCR来实现ESD保护结构.ESD的测试方式ESD的测试可以分为查验型测试和研究型测试两类.查验型测试体此刻产品的后端靠得住性测试中，为了保证芯片产品的优良率，在产品的靠得住性查验中，ESD查验是一个重要环节，以集成电路中的人体模型工业测试标准(见表2-3)，芯片通过必然值(一般为2 kV)的ESD查验才算合格.当前芯片的ESD查验大多采用ZAPMASTER测试仪.系统级的ESD查验大多采用电子枪.研究型测试偏重于芯片研发的前期，为了预测产品的ESD经受能力，从根本上保证芯片产品的优良率，以降低封装及测试本钱并提高产品的研发效率，就必需在芯片的研发前期为芯片设计良好的ESD防护器件,而不是在产品的靠得住性实验中发现问题以后再补救.为了取得ESD防护器件的关键性能指标，TLP是研究型测试中不可缺少的一种手腕.无论是查验型测试仍是研究型测试，都基于下面三种测试连接模式[3]：1)I/O口到VDD或VSS的测试：通常包括PS、PD、NS和ND模式.其中P代表Positive，表示引脚接的是正电压，N代表Negative，表示引脚接的是负电压.D和S别离代表VDD和VSS，表示的是参考点的选择，实际测试时，参考点接地.PS是对VSS是正脉冲，PD是对VDD的正脉冲，NS是对VSS的负脉冲，ND是对VDD的负脉冲.这四种测试连接方式示用意如图2-7所示.图2-7(a) PS测试模式图图2-7(b) PD测试模式图图2-7(c) NS测试模式图图2-7(d) ND测试模式图图2-7 I/O口的四种测试连接模式2)I/O到I/O的测试，包括正向和负向的电压，被测引脚接测试电压，其他接地，VDD和VSS悬空，如图2-8所示.图2-8(a) 正电压模式图2-8(b) 负电压模式图2-8 I/O到I/O的测试连接模式3)VDD到VSS的测试，包括正向和负向的电压，如图2-9所示.图2-9(a) 正电压模式图2-9(b) 负电压模式图2-9 VDD到VSS的测试连接模式ZAPMASTER的ESD测试方式不同的测试标准对应不同的测试模型，同一测试模型可以对应多种测试标准.工业界商用的ESD测试仪器有很多种.本文中采用Thermo KeyTek公司生产的ZAPMASTER测试系统对HBM模型进行ESD测试，ZAPMASTER测试设备由中国电子科技集团第五十八研究所提供.对应的测试标准为GJB548A方式3015.短路测试波形要求上升时间小于10 ns，下降时间大约为150±20 ns．每次测试在管脚正负冲击三次，冲击时间距离为一秒.2000 V的HBM 电压相当于 A的尖峰电流.ESD冲击测试是检测IC的ESD耐压，而不是洞察其失效机理，因为它仅仅是报告芯片是不是能通过给定ESD电压冲击值.按照具体要求，通过在电脑终端软件设定ZAPMASTER可以对IC产品进行步进电压或恒定电压的ESD查验.从查验报告单中可得知各个失效的管脚组合和可能失效的三种模式.这三种失效模式别离为：开路失效(OC)、包络线失效(ENV)和短路失效(SG).当被冲击管脚之间加上的电压为工作电压的倍时，直流通路电流达到1μA时概念为失效，包络线的有效范围是指在概念的失效电流正负15%的偏移范围之间.失效电流的检测可以通过电脑终端设置在每三个正负脉冲冲击完毕后检测，或只在单个正或负脉冲冲击完毕后检测. TLP技术的ESD测试方式芯片的ZAPMASTER ESD质量检测取得的只是其ESD耐压.要优化器件的ESD防护性能需要全面掌握防护器件的电学参数，而且一种典型的描述模型或单个工作优良系数并非能保证其能通过所有的EOS/ESD故障.例如一个芯片通过了CDM模型检测却在做HBM模型检测时失效.乃至器件在HBM模型测试下有1 kV和2~6 kV的ESD耐压，却在1~2 kV的范围内失效[4].如何准确测量ESD的有关参数尤其重要.因为直流大电流会引发器件的自加热，不能代表ESD事件的瞬态特性，因此在ESD防护器件的研究中，脉冲特性是必要的.器件在ESD事件下，其电流电压和时间的特性称为动态或准静态特性，在研发ESD防护器件中，TLP技术是一个必备手腕.图2-10描述了待测器(Device Under Test，DUT)的脉冲特性，递增的脉冲信号加载在DUT上，此处为一个回滞(Snapback)特性的NMOS管防护器件.从其TLP I-V曲线中可知此NMOS管的触发点，维持点和热击穿点，和NMOS管的导通电阻和漏电流[4].图2-10 持续脉冲方波的脉冲特性原理4002型TLP测试仪是美国Barth电子公司制造的，其主要组成部份有：Barth 40031传输线脉冲产生器控制盒、Tekronix 500 MHz数字示波器、Keithley 487皮安/电压源和斯坦福PS350高压电源供给器.其系统构架通过通用仪器总线(GPIB)由控制器控制，系统框图如图2-11所示.4002型TLP测试系统产生的脉冲波的上升时间可调整为 ns，2 ns和10 ns，脉宽可调为75 ns或100 ns.脉冲信号通过传输线传出，可对圆片或封装好的测试器件或芯片进行测试.图2-11 Barth 4002型传输线脉冲测试系统框图ZAPMASTER测试与TLP测试的关联性一般来讲，由于封装好的芯片在管脚处的部份寄生电容和电感可以减小内部ESD防护器件的ESD敏感度，ZAPMASTER的芯片测试结果常优于TLP的WAFER测试结果.表2-4比较了同一器件的ZAPMASTER测试结果和从TLP测试结果换算的耐压值.ZAPMASTER的测试采用人体模型国军标548A-96测试方式，电压以500 V步进从500 V到6500 V，恒定正脉冲冲击.TLP的测试采用Barth 4002型TLP测试系统的默许模式，即脉冲的上升时间为10 ns，).通过人脉宽为100 ns，脉冲电压从 V开始递增一直到器件失效，取得热击穿电流值(It2).可见体模型的转化公式TLPV(v)≈la(A)X(1500+Ron)(Ω)，计算取得TLP耐压值(Vt2 ZAPMASTER的测试结果优于TLP的测试结果，由于ZAPMASTER测试的步进电压为500 V，所以误差在1000 V内是合理的.实验中的失效模式都为短路.表2-4 ZAPMASTER和TLP测试的关联性比较DUT It2(A)TLPV(V)ESDV(V)DIODE41515000GGNMOS23573000。
