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静态时序分析(Static Timing Analysis)

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静态时序分析(Static Timing Analysis)

静态时序分析(Static Timing Analysis)

STA Vs Event Simulation
Event Driven Timing simulation STA
Vector Generation Design Coverage Runtime Capacity
Required Vector dependent(limited) coverage Takes several days/weeks of CPU time Can run out of memory for multimillion designs No special features for timing sis
静态时序分析
潘伟涛
主要内容
• • • • • What is STA? Why STA? What STA do? When STA? How to do STA?
STA的概念
静态时序分析简称STA（Static Timing Analysis）,是一种针对大 规模门级电路进行时序验证的有效方法。它只需要根据电路网表 的拓扑，就可以检查电路设计中所有路径的时序特性，测试路径 的覆盖率理论上可以达到100%，从而保证时序验证的完备性； 同时由于不需要测试向量，所以STA验证所需时间远小于门级仿 真时间。
Analysis/Debug features
Design style support
No Restrictions
STA in the ASIC Design Flow
Tech Library HDL Source
Pre-layout STA
Module netlists Constraints STA models Logic synthesis
• The STA tool: Builds netlist in memory Exhaustively traces every possible timing path Computes and propagates delays and skews Determines critical paths Reports timing paths, violations, etc

何谓静态时序分析

何谓静态时序分析

何谓静态时序分析（Static Timing Analysis，简称STA）何谓静态时序分析（Static Timing Analysis，简称STA）？它可以简单的定义为：设计者提出一些特定的时序要求（或者说是添加特定的时序约束），套用特定的时序模型，针对特定的电路进行分析。

分析的最终结果当然是要求系统时序满足设计者提出的要求。

下面举一个最简单的例子来说明时序分析的基本概念。

假设信号需要从输入到输出在FPGA内部经过一些逻辑延时和路径延时。

我们的系统要求这个信号在FPGA内部的延时不能超过15ns，而开发工具在执行过程中找到了如图4.1所示的一些可能的布局布线方式。

那么，怎样的布局布线能够达到我们的要求呢？仔细分析一番，发现所有路径的延时可能为14ns、14ns、16ns、17ns、18ns，有两条路径能够满足要求，布局布线就会选择满足要求的两条路径之一。

1.静态时序分析模型因此，有些说法是错误的，不分什么情况就说时序不收敛，其实在不加约束的情况下谈时序约束是没有意义的。

附加约束的基本作用1.提高设计的工作频率对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理能力。

通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。

2.获得正确的时序分析报告几乎所有的FPGA设计平台都包含静态时序分析工具，利用这类工具可以获得映射或布局布线后的时序分析报告，从而对设计的性能做出评估。

静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具输出正确的时序分析报告。

3.指定FPGA/CPLD引脚位置与电气标准FPGA/CPLD的可编程特性使电路板设计加工和FPGA/CPLD设计可以同时进行，而不必等FPGA/CPLD引脚位置完全确定，从而节省了系统开发时间。

这样，电路板加工完成后，设计者要根据电路板的走线对FPGA/CPLD加上引脚位置约束，使FPGA/CPLD与电路板正确连接。

静态时序分析（statictiminganalysis）---时序路径

静态时序分析（statictiminganalysis）---时序路径

静态时序分析（statictiminganalysis）---时序路径时序分析⼯具会找到且分析设计中的所有路径。

每⼀个路径有⼀个起点(startpoint)和⼀个终点(endpoint)。

起点是设计中数据被时钟沿载⼊的那个时间点，⽽终点则是数据通过了组合逻辑被另⼀个时间沿载⼊的时间点。

路径中的起点是⼀个时序元件的时钟pin或者设计的input port。

input port可以作为起点是因为数据可以由外部源(external source)进⼊设计。

终点则是时序元件的数据输⼊pin或者设计的output port。

同理output port可以作为终点是因为数据可以被外部源捕捉到。

上图显⽰⼀个时序路径的例⼦。

path1 开始于⼀个input port 且结束于时序元件的数据输⼊端path2 开始于时序元件的时钟pin且结束于时序元件的数据输⼊端path3 开始于时序元件的时钟pin且结束在⼀个output portpath4 开始于input port 且结束于 output port每⼀个path都有专属的slack，slack值可以是正，0或者负。

某⼀个path拥有最坏的slack的话则称之为 critical pathcritical path拥有最⼤的负slack值。

若是所有的path都没有时序违规，则slack都是正数，此时最⼩的那个slack则是critical path。

复数critical paths意味着某⼀组的path都是critical path。

路径可以被分组(group)来得到各⾃的时序分析，时序报告和优化。

在IC compliler中输⼊report_timimg可以得到时序报告，如下所⽰。

Startpoint: I_RISC_CORE/I_INSTRN_LAT/Instrn_1_reg_27_ (rising edge-triggered flip-flop clocked by SYS_2x_CLK)Endpoint: I_RISC_CORE/I_ALU/Zro_Flag_reg (rising edge-triggered flip-flop clocked by SYS_2x_CLK)Path Group: SYS_2x_CLKPath Type: maxPoint Incr Path----------------------------------------------------------------------------------clock SYS_2x_CLK (rise edge) 0.000.00clock network delay (propagated) 0.510.51I_RISC_CORE/I_INSTRN_LAT/Instrn_1_reg_27_/CP (senrq1) 0.000.51 rI_RISC_CORE/I_INSTRN_LAT/Instrn_1_reg_27_/Q (senrq1) 0.62 1.13 fI_RISC_CORE/I_INSTRN_LAT/Instrn_1[27] (INSTRN_LAT) 0.00 1.13 fI_RISC_CORE/I_ALU/ALU_OP[3] (ALU) 0.00 1.13 fI_RISC_CORE/I_ALU/U288/ZN (nr03d0) 0.36 * 1.49 rI_RISC_CORE/I_ALU/U261/ZN (nd03d0) 0.94 * 2.43 fI_RISC_CORE/I_ALU/U307/ZN (invbd2) 0.35 * 2.78 rI_RISC_CORE/I_ALU/U343/Z (an02d1) 0.16 * 2.93 rI_RISC_CORE/I_ALU/U344/ZN (nr02d0) 0.11 * 3.04 fI_RISC_CORE/I_ALU/U348/ZN (nd03d0) 0.28 * 3.32 rI_RISC_CORE/I_ALU/U355/ZN (nr03d0) 0.29 * 3.60 fI_RISC_CORE/I_ALU/U38/Z (an02d1) 0.15 * 3.75 fI_RISC_CORE/I_ALU/U40/Z (an02d1) 0.12 * 3.87 fI_RISC_CORE/I_ALU/U48/ZN (nd02d1) 0.06 * 3.93 rI_RISC_CORE/I_ALU/U27/ZN (nd02d1) 0.06 * 3.99 fI_RISC_CORE/I_ALU/Zro_Flag_reg/D (secrq4) 0.00 * 3.99 fdata arrival time 3.99clock SYS_2x_CLK (rise edge) 4.00 4.00clock network delay (propagated) 0.47 4.47clock uncertainty -0.10 4.37I_RISC_CORE/I_ALU/Zro_Flag_reg/CP (secrq4) 0.00 4.37 rlibrary setup time -0.37 4.00data required time 4.00--------------------------------------------------------------------------------data required time 4.00data arrival time -3.99-------------------------------------------------------------------------------slack (MET) 0.01此例⼦的图如下：报告开始显⽰了路径的起点，路径终点，路径组名和路径检测的类型。

EDA工具课程之PrimeTime

EDA工具课程之PrimeTime
Company Logo
二、PrimeTime简介
PT和DC的STA的不同
1、目的不同 DC主要是为了综合，所以它的时序约束都是以苛刻的估算为主， 可以不区分什么分析类型，但PT主要是为了验证它的约束，主要以 来依赖于实际提取数据一提取的多数文件为主，必须区分什么操作 条件以及相应的什么分析类型策略。
Company Logo
二、PrimeTime简介
PrimeTime简介 PrimeTime是Synopsys的静态时序分析软件,常被用来分析大规模, 同步,数字ASIC.PrimeTime适用于门级的电路设计,可以和Synopsys公 司的其它EDA软件非常好的结合在一起使用.
PrimeTime的特点和功能 作为专门的静态时序分析工具,PrimeTime可以为一个设计提供以 下的时序分析和设计检查: 建立和保持时间的检查； 时钟脉冲宽度的检查； 时钟门的检查； 未约束的时序端点； 组合反馈回路； 基于设计规则的检查,包括对最大电容,最大传输时间,最大扇出的检 查等。
-period period_value [-waveform edge_list]
[-name clock_name] [source_objects]
pt_shell>create_clock -period 4 -waveform [list 0 2] – name\ clk [get_ports clk]
EDA技术实验
SynopsysSTA）工具 PrimeTime LOGO
主要内容
静态时序分析（STA）介绍 PrimeTime简介 PrimeTime流程 PrimeTime用户界面
PrimeTime命令 PrimeTime实例分析
Company Logo

数字后端工程师招聘笔试题及解答2025年

数字后端工程师招聘笔试题及解答2025年

2025年招聘数字后端工程师笔试题及解答(答案在后面)一、单项选择题（本大题有10小题，每小题2分，共20分）1、在软件开发中，以下哪个技术不属于后端技术栈？A、PythonB、JavaC、React.jsD、Node.js2、在关系型数据库中，以下哪个关键字用于实现数据行的唯一性约束？A、NOT NULLB、PRIMARY KEYC、FOREIGN KEYD、CHECK3、在计算机科学中，下列关于位运算的描述哪个是正确的？A. 位运算符可以应用于浮点数。

B. 位运算符仅对整数类型的数据有效。

C. 位运算符的操作不会影响寄存器中的标志。

D. 位运算的操作速度通常比算术运算慢。

4、下列关于数据库索引的叙述中，哪一项是正确的？A. 索引可以加快查询的速度，因此应该为每一个字段创建索引。

B. 创建索引不会占用额外的存储空间。

C. 唯一索引不允许重复值，并且不允许空值。

D. 索引能够加快查询速度，但会减慢数据插入和更新操作。

5、数字后端工程师在处理大量数据时，经常会遇到内存不足的问题。

以下哪种技术可以帮助解决内存不足的问题？A. 数据分片B. 数据压缩C. 数据缓存D. 数据去重6、在分布式系统中，为了保证数据的一致性，通常会采用以下哪种一致性模型？A. 强一致性B. 弱一致性C. 最终一致性D. 单调一致性7、在数据库设计中，为了提高数据库的逻辑独立性和物理独立性，我们通常会遵循哪一范式来进行数据表的设计？A. 第一范式（1NF）B. 第二范式（2NF）C. 第三范式（3NF）D. BCNF（Boyce-Codd范式）8、在并发控制机制中，哪种技术可以防止由于多个事务同时对同一资源进行操作而导致的数据不一致问题？A. 乐观锁B. 悲观锁C. 两阶段提交（2PC）D. 以上皆可9、以下哪种编程语言主要用于构建后端服务，尤其是RESTful API？A. PythonB. JavaC. JavaScript (Node.js)D. C++ 10、在微服务架构中，以下哪个工具通常用于服务之间的通信？A. RedisB. KafkaC. RabbitMQD. Elasticsearch二、多项选择题（本大题有10小题，每小题4分，共40分）1、在数字后端设计中，时钟树综合(CTS, Clock Tree Synthesis)的主要目的是什么？（多选）A. 最小化时钟偏差B. 优化功耗C. 增加电路的逻辑复杂度D. 确保所有寄存器都能同步接收时钟信号E. 提高系统的工作频率2、关于静态时序分析(Static Timing Analysis, STA)，下列说法哪些是正确的？（多选）A. 可以用于检查设计是否满足给定的操作条件下的性能要求。

静态时序分析 STA

静态时序分析 STA
静态时序分析（Static Timing Analysis）基础与应用(上）
/html/EDAjishu/2007/0323/1810.html 前言 在制程进入深次微米世代之后，晶片（IC）设计的高复杂度及系统单晶片（SOC）设计方式 兴起。此一趋势使得如何确保 IC 品质成为今日所有设计从业人员不 得不面临之重大课题。静 态时序分析（Static Timing Analysis 简称 STA）经由完整的分析方式判断 IC 是否能够在使用 者的时序环境下正常工作，对确保 IC 品质之课题，提供一个不错的解决方案。然而， 对于许 多 IC 设计者而言， STA 是个既熟悉却又陌生的名词。本文将力求以简单叙述及图例说明的方式， 对 STA 的基础概念及其在 IC 设计流程中的应用做详尽 的介绍。 什么是 STA？ STA 的简单定义如下：套用特定的时序模型（Timing Model），针对特定电路分析其是否违 反设计者给定的时序限制（Timing Constraint）。以分析的方式区分，可分为 Path-Based 及 Block-Based 两种。
1
来判断所设计的电路是否符合给定的 Timing Constraint。由于最常用来做静态时序分析验证核 可（ STA Signoff ）的 EDA 软体 PrimeTime?采用 Path-Based 的分析方式， 所以本文将以 Path-Based 的分析方式介绍为主。 再来看看 Block-Based 的分析方式。此时时序资讯（Timing Information）的储存不再是以 路径为单位，而是以电路节点（Node）为单位。由 Timing Constraint 我们仅能得知 A 节点的 AT 为 2，B 节点的 AT 为 5 以及 Y 节点的 RT 为 10。Block-Based 的分析方式会找出每个节点的 AT 和 RT，然后比对这两个数值。当 RT 的值大于 AT 时表示讯号比 Timing Constrain 中要求的 时间还早到达，如此则 Timing 是满足的，反之则不满足。

静态时序分析（statictiminganalysis）

静态时序分析（statictiminganalysis）静态时序分析（static timing analysis，STA）会检测所有可能的路径来查找设计中是否存在时序违规(timing violation)。

但STA只会去分析合适的时序，⽽不去管逻辑操作的正确性。

其实每⼀个设计的⽬的都相同，使⽤Design Compiler和IC Compile来得到最快的速度，最⼩的⾯积和最少的耗能。

根据设计者提供的约束，这些⼯具会在⾯积，速度和耗能上做出权衡。

更深层的来看，STA⼀直都寻找⼀个问题的答案：在所有条件下，当时钟沿到达时，数据会正确地在每个同步device的输⼊端正确显⽰吗？这问题可以⽤下图来表⽰：如图中所⽰，虚线表⽰了时序路径。

两者使⽤了同⼀个时钟驱动，理想情况下FF1的数据变化之后在下个时钟沿能够准确到达FF2。

两者的时序图如下：在FF1的时钟沿到来时，会把FF1的D端的数据送⼊flip-flop。

在经过⼀个clock-to-Q的延时之后，数据会送⼊FF1的Q端。

此过程叫做时序路径的launch event。

信号经过了两个FF之间的组合逻辑之后，到达了组合逻辑的输出，也就是FF2的输⼊端(FF2.D)，这个叫做arrival time。

然⽽数据并不是在时钟沿到达FF2的同时到达，⽽是要⽐时钟沿早到那么⼀点点。

早到的这个时间叫做required time，不同的device的required time不⼀样。

数据装载到FF2的时间点叫做capture event。

device的required time和数据到达的时间(arrival time)两者之差则叫做slack。

图中所⽰，数据⽐时钟早到很多，则slack为正。

如果数据刚好在required time时间点到达，则slack为0，若是数据晚到的话则是负了。

例如required time是launch event之后的1.8ns，⽽arrival time是launch event之后的1.6ns，则slack = 1.8-1.6=0.2ns。

静态时序分析(Static_Timing_Analysis)基础与应用

静态时序分析Static Timing Analysis基础与应用前言在制程进入深次微米世代之后，晶片（IC）设计的高复杂度及系统单晶片（SOC）设计方式兴起。

此一趋势使得如何确保IC品质成为今日所有设计从业人员不得不面临之重大课题。

静态时序分析（Static Timing Analysis简称STA）经由完整的分析方式判断IC是否能够在使用者的时序环境下正常工作，对确保IC品质之课题，提供一个不错的解决方案。

然而，对于许多IC设计者而言，ST A是个既熟悉却又陌生的名词。

本文将力求以简单叙述及图例说明的方式，对S TA的基础概念及其在IC设计流程中的应用做详尽的介绍。

什么是STA？STA的简单定义如下：套用特定的时序模型（Timing Model），针对特定电路分析其是否违反设计者给定的时序限制（Timing Constraint）。

以分析的方式区分，可分为Path-Based及Block-Based两种。

先来看看Path-Based这种分析方式。

如图一所示，讯号从A点及B点输入，经由4个逻辑闸组成的电路到达输出Y 点。

套用的Timing Model标示在各逻辑闸上，对于所有输入端到输出端都可以找到相对应的延迟时洹６ 褂谜吒 ǖ腡iming Constraint为：1.讯号A到达电路输入端的时间点为2（AT=2，AT为Arrival Time）。

2.讯号B到达电路输入端的时间点为5（AT=5）。

3.讯号必须在时间点10之前到达输出端Y（RT=10，RT为Required Time）。

现在我们针对P1及P2两条路径（Path）来做分析。

P1的起始点为A，讯号到达时间点为2。

经过第1个逻辑闸之后，由于此闸有2单位的延迟时间，所以讯号到达此闸输出的时间点为4（2+2）。

依此类推，讯号经由P1到达输出Y 的时间点为7（2+2+3）。

在和上述第三项Timing Constraint比对之后，我们可以得知对P1这个路径而言，时序（Timing）是满足使用者要求的。

静态时序分析(Static

静态时序分析（Static Timing Analysis）基础与应用前言在制程进入深次微米世代之后，晶片（IC）设计的高复杂度及系统单晶片（SOC）设计方式兴起。

此一趋势使得如何确保IC品质成为今日所有设计从业人员不得不面临之重大课题。

静态时序分析（Static Timing Analysis简称STA）经由完整的分析方式判断IC是否能够在使用者的时序环境下正常工作，对确保IC品质之课题，提供一个不错的解决方案。

然而，对于许多IC设计者而言，STA 是个既熟悉却又陌生的名词。

本文将力求以简单叙述及图例说明的方式，对STA 的基础概念及其在IC设计流程中的应用做详尽的介绍。

什么是STA？STA的简单定义如下：套用特定的时序模型（Timing Model），针对特定电路分析其是否违反设计者给定的时序限制（Timing Constraint）。

以分析的方式区分，可分为Path-Based及Block-Based两种。

先来看看Path-Based这种分析方式。

如图一所示，讯号从A点及B点输入，经由4个逻辑闸组成的电路到达输出Y 点。

套用的Timing Model标示在各逻辑闸上，对于所有输入端到输出端都可以找到相对应的延迟时间。

而使用者给定的Timing Constraint为：1.讯号A到达电路输入端的时间点为2（AT=2，AT为Arrival Time）。

2.讯号B到达电路输入端的时间点为5（AT=5）。

3.讯号必须在时间点10之前到达输出端Y（RT=10，RT为Required Time）。

现在我们针对P1及P2两条路径（Path）来做分析。

P1的起始点为A，讯号到达时间点为2。

经过第1个逻辑闸之后，由于此闸有2单位的延迟时间，所以讯号到达此闸输出的时间点为4（2+2）。

依此类推，讯号经由P1到达输出Y的时间点为7（2+2+3）。

在和上述第三项Timing Constraint比对之后，我们可以得知对P1这个路径而言，时序（Timing）是满足使用者要求的。

静态时序解析

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静态时序分析-Static Timing Analysis


STA是一种验证方法 STA的前提是同步逻辑设计 STA是使用工具通过路径计算延迟的综合，并比较相对预 定义时钟的延迟 STA仅关注时序间的相对关系而不是评估逻辑功能 无需用向量去激活某个路径，而是对所有的时序路径进行 错误分析，能处理百万门级的设计，分析速度比时序仿真 工具快几个数量级，在同步逻辑情况下，可以达到100% 的时序路径覆盖 STA的目的是找出隐藏的时序问题，根据时序分析结果优 化逻辑或约束条件，使设计达到时序闭合（timing closure）

所谓抖动，就是指两个时钟周期之间存在的差值，这个误 差是在时钟发生器内部产生的，和晶振或者PLL 内部电路 有关，布线对其没有影响
jitter=T2-T1
18
STA的过程
STA分三步走： 1、将设计打散成一个一个的timing path 2、计算每条path的延迟 3、检验延迟是否满足设计约束的要求。
11
建立时间tSU（setup time）

触发器的时钟信号上升沿到来以前，数据稳定不变的时间。 输入信号应提前时钟上升沿 （假设上升沿有效）T时间到 达芯片，这个T就是建立时间Setup time. 如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一 个时钟上升沿，数据才能被打入触发器。
8
STA的作用



确定芯片最高工作频率 通过时序分析可以控制工程的综合、映射、布局布线等环 节，减少延迟，从而尽可能提高工作频率 检查时序约束是否满足 可以通过时序分析来查看目标模块是否满足约束，如不满 足，可以定位到不满足约束的部分，并给出具体原因，进 一步修改程序直至满足时序要求 分析时钟质量 时钟存在抖动、偏移、占空比失真等不可避免的缺陷。通 过时序分析可以验证其对目标模块的影响
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Not Required Vector independent exhaustive coverage Analyzes multimillion gate design in hours Can easily handle multimillion designs Features such as min/mux analysis, on chip variation, dynamic loop breaking case efforts for timing analysis Limited support for asynchronous design styles
Post-layout
Design Planning
Annotated Delays & parastics Sign-off Constraints Place & Route
STA的基本思想
STA 基本思想：不需要测试向量，仅由电路的拓扑结构，找出 电路中所有信号的可能路径，通过计算延迟，确定电路中是否 有时序错误（violation）。
STA的步骤
1、把设计分解为不同的时序路径集合。 2、计算每条路径的延时信息。 3、检查所有路径的延时，分析时序约束是否可以满足。
路径2 D Q D Q 路径3 Z
路径1 A
REG1
REG2
CLK 路径4
STA过程中定义的时序路径
路径1：基本输入到内部时序单元的数据输入端 路径2：内部时序单元的时钟输入端到下一个内部时序单元的数据输入端 路径3：内部时序单元的数据输入端到基本输出端口 路径4：基本输入端到基本输出端口
STA Vs Event Simulation
Event Driven Timing simulation STA
Vector Generation Design Coverage Runtime Capacity
Required Vector dependent(limited) coverage Takes several days/weeks of CPU time Can run out of memory for multimillion designs No special features for timing analysis
RTL Functional Verification/Regression Function Verification Formal VerifTA的流程
STA Flow RTL Domain Functional Simulation Synthesis Equivalence checking Scan Static Timing Analysis Testbench
CLK 路径4
Back-Annotation and delay calculation (1)
1. For Pre-layout, statistical wire-load models are used 2. For post-floor planning/layout, delays can be back-annotated Standard delay format (SDF) Lumped RC information Detailed/reduced RC information RSPF/DSPF/SPEF Path Delay的计算 Path delay为路径上的所有cell delay和net delay的总和： Cell delay:从cell的输入或双向pin到输出或双向pin的延时 Net delay:某个输出pin状态变化到它驱动的相应输入pin状态变化的延时 用线性延时计算cell delay Cell delay=DI + DS + DT DI = Instrinsic Delay DS =Slope delay=DT previews * sslope delay factor DT =Transition Delay=Rdrive *(Cpins +Cwires) Rdrive = drive strength of the cell’s output pin Cpins = Capacitance of all the pins from the cells on the net Cwire= Wireload model or back annotated data for nete
Back-Annotation and delay calculation (2)
Net delay的计算 Worst case RC tree: DC=Rwire *(Cwire + Sum(Cload - pins)) Balanced RC tree: DC=Rwire/N * (Cwire/N + Cload – pins) Best case RC tree: DC=Rwire * (Cwire + Cpin)=0
静态时序分析将整个设计分解为不同时序路径的集合，每 条路径都有一个起点和一个终点。时序路径的起点只能是设 计的基本输入端口或内部时序单元如寄存器、锁存器的时钟 输入端；时序路径的终点则只能是内部时序单元的数据输入 端或设计的基本输出端口。
STA的目的
静态时序分析的目的是保证设计中所有的以上路径，满足内部 时序单元对建立时间和保持时间的要求。即无论起点是什么，信 号都可以被及时地传递到该路径的终点，并且在电路正常工作所 必需的时间段内保持恒定。
Analysis/Debug features
Design style support
No Restrictions
STA in the ASIC Design Flow
Tech Library HDL Source
Pre-layout STA
Module netlists Constraints STA models Logic synthesis
STA检查的主要内容
– – – – 建立时间和保持时间； 门控时钟检查； 数据恢复（recovery）和数据移除（removal）检查 时钟脉冲宽度检查
这些检查大致可以氛围三类：对时序单元的检查，对时钟的 检查，对组合逻辑的检查。在这些所要做的检查中，大部 分都比较容易理解。我们着重介绍建立时间检查、保持时 间检查、门控时钟的建立时间和保持时间检查。在这些检 查涉及到存储单元的时候，我们只介绍
How STA Works(2)
1. STA breaks designs into sets of finite length signal paths 2. Each path has a start point and an endpoint
• Path start points 1. Primary input ports’ 2. Register clock pins • Path end points 1. Primary output ports 2. Register data pins • Latches are special: Can act as gate or endpoint /start point A D Q REG1 D Q Z 路径1 路径2 REG2 路径3
• The STA tool: Builds netlist in memory Exhaustively traces every possible timing path Computes and propagates delays and skews Determines critical paths Reports timing paths, violations, etc
STA的几个基本概念
信号到达时间（Arrival Time）：简称AT，表示实际计算得到的信号到达逻辑电路中某 一时序路径终点的绝对时间。它等于信号到达某路径起点的时间加上信号在该路径上的 逻辑单元间传递的总和。 要求到达时间（Required Arrival Time）：简称RAT，表示电路正常工作的时序约束要 求信号到达逻辑电路某一路径终点处的绝对时间。 时间余量（slack）：表示在逻辑电路的某一时序路径终点处，要求到达时间与实际到达 时间之间的差（RAT-AT），Slack的值表示该信号到达得是否太晚或太早。太早意味着 该时序电路单元的建立时间不满足，太晚则意味着该时序电路单元的保持时间不满足。
静态时序分析
潘伟涛
主要内容
• • • • • What is STA? Why STA? What STA do? When STA? How to do STA?
STA的概念
静态时序分析简称STA（Static Timing Analysis）,是一种针对大 规模门级电路进行时序验证的有效方法。它只需要根据电路网表 的拓扑，就可以检查电路设计中所有路径的时序特性，测试路径 的覆盖率理论上可以达到100%，从而保证时序验证的完备性； 同时由于不需要测试向量，所以STA验证所需时间远小于门级仿 真时间。
STA VS. RTL Simulation(2)
门级仿真缺点： 1、门级逻辑仿真对于验证电路时序的正确性在很大程度上依赖于测试向量的完备性， 这一点也是最重要的一点。 2、为了得到较高的测试覆盖率，门级仿真需要大量的测试向量。 3、使得基于事件驱动的门级仿真需要耗费大量工作时间。、 4、由于深亚微米工艺的影响，通常需要在不同阶段进行多次网表仿真，如需要分别使 用pre-layout,Estimated和post-layout等条件下的线延时模型。 静态时序分析缺点： 1、无法验证电路功能的正确性，门级网表功能的正确性可以用门级仿真技术，也可以 用形式验证技术。 2、静态时序分析只能有效地验证同步时序电路的正确性，对于大部分设计中可能包含 的异步时序电路的时序验证，则必须通过门级仿真来保证其时序的正确性。 因此，静态时序分析和门级仿真是从不同的侧重点来分析电路以保证电路的时序正 确，他们是相辅相成的。对一个复杂的ASIC设计而言，这良种手段都应该使用，才 能确保逻辑电路稳定可靠的工作。