交通灯控制电路设计与仿真
一、实验目的
1、了解交通灯的燃灭规律。
2、了解交通灯控制器的工作原理。
3、熟悉 VHDL 语言编程，了解实际设计中的优化方案。
二、实验原理
交通灯的显示有很多方式，如十字路口、丁字路口等，而对于同一个路口又有很多不同的显示要求，比如十字路口，车辆如果只要东西和南北方向通行就很简单，而如果车子可以左右转弯的通行就比较复杂，本实验仅针对最简单的南北和东西直行的情况。要完成本实验，首先必须了解交通路灯的燃灭规律。本实验需要用到实验箱上交通灯模块中的发光二极管，即红、黄、绿各三个。依人们的交通常规，“红灯停，绿灯行，黄灯提醒”。其交通的燃灭规律为：初始态是两个路口的红灯全亮，之后，东西路口的绿灯亮，南北路口的红灯亮，东西方向通车，延时一段时间后，东西路口绿灯灭，黄灯开始闪烁。闪烁若干次后，东西路口红灯亮，而同时南北路口的绿灯亮，南北方向开始通车，延时一段时间后，南北路口的绿灯灭，黄灯开始闪烁。闪烁若干次后，再切换到东西路口方向，重复上述过程。
在实验中使用 8 个七段码管中的任意两个数码管显示时间。东西路和南北路的通车时间均设定为 20s。数码管的时间总是显示为 19、18、17……2、1、0、19、18……。在显示时间小于 3 秒的时候，通车方向的黄灯闪烁。
三、实验内容
本实验要完成任务就是设计一个简单的交通灯控制器，交通灯显示用实验箱
的交通灯模块和七段码管中的任意两个来显示。系统时钟选择时钟模块的 1KHz
时钟，黄灯闪烁时钟要求为 2Hz，七段码管的时间显示为 1Hz脉冲，即每 1s 中递
减一次，在显示时间小于 3 秒的时候，通车方向的黄灯以 2Hz 的频率闪烁。系统
中用 S1 按键进行复位。
实验箱中用到的数字时钟模块、按键开关、数码管与 FPGA 的接口电路，以及
数字时钟源、按键开关、数码管与 FPGA 的管脚连接在以前的实验中都做了详细说
明，这里不在赘述。交通灯模块原理与 LED 灯模块的电路原理一致，当有高电平输
入时 LED 灯就会被点亮，反之不亮。只是 LED 发出的光有颜色之分。其与 FPGA 的
管脚连接如下表 19-1 所示：
四、实验步骤
1、打开 QUARTUSII 软件，新建一个工程。
2、建完工程之后，再新建一个 VHDL File，打开 VHDL 编辑器对话框。
3、按照实验原理和自己的想法，在 VHDL 编辑窗口编写 VHDL 程序，用户可参照光盘中提供的示例程序。
4、编写完 VHDL 程序后，保存起来。
（1）-jtdkz.vhd
library ieee;
use ieee.std_logic_1164.all;
entity jtdkz is
port(clk,sm,sb:in std_logic;
mr,my0,mg0,br,by0,bg0:out std_logic);
end entity jtdkz;
architecture art of jtdkz is
type state_type is(A,B,C,D);
signal state:state_type;
begin
cnt:
process(clk) is
variable s:integer range 0 to 45;
variable clr,en:bit;
begin
if(clk'event and clk='1')then
if clr='0'then s:=0;
elsif en='0' then s:=s;
else s:=s+1;
end if;
case state is
when A=>mr<='0';my0<='0';mg0<='1';br<='1';by0<='0';bg0<='0';
if(sb and sm)='1' then
if s=45 then state<= B;clr:='0';en:='0';
else state<=A;clr:='1';en:='1';
end if;
elsif(sb and(not sm))='1'then state<=B;clr:='0';en:='0';
else state<=A;clr:='1';en:='1';
end if;
when B=>mr<='0';my0<='1';mg0<='0';br<='1';by0<='0';bg0<='0';
if s=5 then state<=C;clr:='0';en:='0';
else state<=B;clr:='1';en:='1';
end if;
when C=>mr<='1';my0<='0';mg0<='0';br<='0';by0<='0';bg0<='1';
if(sb and sm)='1' then
if s=25 then state<= D;clr:='0';en:='0';
else state<=C;clr:='1';en:='1';
end if;
elsif sb='0' then state<=D;clr:='0';en:='0';
else state<=C;clr:='1';en:='1';
end if;
when D=>mr<='1';my0<='0';mg0<='0';br<='0';by0<='1';bg0<='0'; if s=5 then state<=A;clr:='0';en:='0';
else state<=D;clr:='1';en:='1';
end if;
end case;
end if;
end process cnt;
end architecture art;
(2)cskz.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cskz is
port(ina:in std_logic;
outa:out std_logic);
end entity cskz;
architecture art of cskz is
begin
