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DDR3设计调试

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DDR3设计配置：1.关于配置寄存器：部分配置寄存器基地址在0x2100_0000#define DDR3_BASE_ADDR (0x21000000)#define DDR_SDCFG (*(unsigned int*)(DDR3_BASE_ADDR + 0x00000008))#define DDR_SDRFC (*(unsigned int*)(DDR3_BASE_ADDR + 0x00000010))#define DDR_SDTIM1 (*(unsigned int*)(DDR3_BASE_ADDR + 0x00000018))#define DDR_SDTIM2 (*(unsigned int*)(DDR3_BASE_ADDR + 0x00000020))#define DDR_SDTIM3 (*(unsigned int*)(DDR3_BASE_ADDR + 0x00000028))#define DDR_PMCTL (*(unsigned int*)(DDR3_BASE_ADDR + 0x00000038))#define RDWR_LVL_RMP_WIN (*(unsigned int*)(DDR3_BASE_ADDR + 0x000000D4)) #define RDWR_LVL_RMP_CTRL (*(unsigned int*)(DDR3_BASE_ADDR + 0x000000D8)) #define RDWR_LVL_CTRL (*(unsigned int*)(DDR3_BASE_ADDR + 0x000000DC))#define DDR_ZQCFG (*(unsigned int*)(DDR3_BASE_ADDR + 0x000000C8))#define DDR_PHYCTRL (*(unsigned int*)(DDR3_BASE_ADDR + 0x000000E4))大部分寄存器位于chip-level registers 0x0262_0000 #define DDR3PLLCTL0 (*(unsigned int*)(0x02620330))#define DDR3PLLCTL1 (*(unsigned int*)(0x02620334))#define DATA0_WRLVL_INIT_RATIO (*(unsigned int*)(0x0262040C))#define DATA1_WRLVL_INIT_RATIO (*(unsigned int*)(0x02620410))#define DATA2_WRLVL_INIT_RATIO (*(unsigned int*)(0x02620414))#define DATA3_WRLVL_INIT_RATIO (*(unsigned int*)(0x02620418))#define DATA4_WRLVL_INIT_RATIO (*(unsigned int*)(0x0262041C))#define DATA5_WRLVL_INIT_RATIO (*(unsigned int*)(0x02620420))#define DATA6_WRLVL_INIT_RATIO (*(unsigned int*)(0x02620424))#define DATA7_WRLVL_INIT_RATIO (*(unsigned int*)(0x02620428))#define DATA8_WRLVL_INIT_RATIO (*(unsigned int*)(0x0262042C))#define DATA0_GTLVL_INIT_RATIO (*(unsigned int*)(0x0262043C))#define DATA1_GTLVL_INIT_RATIO (*(unsigned int*)(0x02620440))#define DATA2_GTLVL_INIT_RATIO (*(unsigned int*)(0x02620444))#define DATA3_GTLVL_INIT_RATIO (*(unsigned int*)(0x02620448))#define DATA4_GTLVL_INIT_RATIO (*(unsigned int*)(0x0262044C))#define DATA5_GTLVL_INIT_RATIO (*(unsigned int*)(0x02620450))#define DATA6_GTLVL_INIT_RATIO (*(unsigned int*)(0x02620454))#define DATA7_GTLVL_INIT_RATIO (*(unsigned int*)(0x02620458))#define DATA8_GTLVL_INIT_RATIO (*(unsigned int*)(0x0262045C))#define DDR3_CONFIG_REG_0 (*(unsigned int*)(0x02620404))#define DDR3_CONFIG_REG_12 (*(unsigned int*)(0x02620434))#define DDR3_CONFIG_REG_23 (*(unsigned int*)(0x02620460))#define DDR3_CONFIG_REG_24 (*(unsigned int*)(0x02620464))二、KICK Unlock和DDR3 PLL配置初始化DDR3控制器之前必须完成KICK Unlock和DDR3 PLL的配置。

1.关于KICK Unlock,在写DDR3 PLL控制寄存器之前需解锁KICK，完成配置之后加锁KICK。

DDR3PLLCTL0 和DDR3PLLCTL1控制其PLL。

关于6672KICK机制：以下寄存器（基地址0x02620000）详见芯片手册Device State Control Registers(途中仅显示部分)属于芯片的Chip-Level Registers，受KICK保护。

解锁kick，要写入特定的值：KICK0 0x83e70b13.KICK1 0x95a4f1e0关于DDR3 PLL配置的流程可以参照如下：(在此之前需保证主PLL和PLL控制器已初始化)1. In DDR3PLLCTL1, write ENSAT = 1 (for optimal PLL operation)2. In DDR3PLLCTL0, write BYPASS = 1 (set the PLL in Bypass)3. In DDR3PLLCTL1, write PLLRST = 1 (PLL is reset)4. Program PLLM and PLLD in DDR3PLLCTL0 register5. Program BWADJ[7:0] in DDR3PLLCTL0 and BWADJ[11:8] in DDR3PLLCTL1 register. BW ADJ value mustbe set to ((PLLM + 1) >> 1) - 1)6. Wait for at least 5 us based on the reference clock (PLL reset time)7. In DDR3PLLCTL1, write PLLRST = 0 (PLL reset is released)8. Wait for at least 500 *REFCLK cycles * (PLLD + 1) (PLL lock time)9. In DDR3PLLCTL0, write BYPASS = 0 (switch to PLL mode)2.关于DDR3 PLLDDR3 PLL以DDR3CLKinput为输入参考时钟并将其倍频到DDR3接口所需的时钟频率。

DDR3时钟( DDR3-1333)频率是其数据频率(666.67 MHz)的一半。

输入时钟进来要先被PLLD分频，然后和PLLM相乘，和PLLM相乘的结果不能超过3.4G，最后2分频输出。

DDR3 PLL配置函数：int KeyStone_PLL_init (PLL_ControlRegs * PLL_Regs, unsigned int inputDivisor, unsigned int multiplier, unsigned int outputDivisor)三、Leveling Register的配置和考虑考虑到DDR3full leveling特性（也叫做auto leveling）是write leveling, read data eye training和 read DQS gate training的总称。

由于Fly-by的结构，不同DDR3颗粒间的控制、时钟和数据总线时序都是靠leveling来保证，所以需要配置Leveling Register （具体的请参见DDR3 Software Leveling and Registers Configuration）1.需先写写DDR3_CONFIG_REG_0,DDR3_CONFIG_REG_12DDR3_CONFIG_REG_2来正确的配置leveling 操作：DDR3的电路板布局一些到第一个DRAM有很短的fly-by路由而一些有很长的路由，从而形成了回路。

个别的DRAM到第一个DRAM通常有一个fly-by路由延迟，即大约等于数据组到该DRAM芯片延迟。

由于在DDR3 PHY电路上时间的不确定性，只要电路板布线延迟的时钟只要不比数据路由长至少四分之一的时钟周期， leveling可能会失败。

为了解决这个问题，通过将DDR3的时钟输出反向，增加一个周期的一半的扩展时钟到时钟网和其他相关联的fly-by来解决：设置DDR3_CONFIG_REG_12寄存器 INVERT_CLKOUT将其置1来使能 INVERT_CLKOUT功能同时必须保证 DDR3_CONFIG_REG_0寄存器值为0x100.如果INVERT_CLKOUT 位为0 则需保证 DDR3_CONFIG_REG_0寄存器值为0x80.同时配置DLL_LOCK_DIFF为15.2.配置chip-level registers来初始化automatic leveling此处如需更改请参照参照 TI提供的DDR3 PHY Calc v10.xlsx，来计算初始值,并将其转化为适当的值。

(如需更改请参照上述文件中的说明来得到初试值)处理板的默认值为：//initial vale for leveling/*WRLVL_INIT_RATIO*/gpBootCfgRegs->DDR3_CONFIG_REG[2] = 0x20;gpBootCfgRegs->DDR3_CONFIG_REG[3] = 0x24;gpBootCfgRegs->DDR3_CONFIG_REG[4] = 0x3A;gpBootCfgRegs->DDR3_CONFIG_REG[5] = 0x38;gpBootCfgRegs->DDR3_CONFIG_REG[6] = 0x51;gpBootCfgRegs->DDR3_CONFIG_REG[7] = 0x5E;gpBootCfgRegs->DDR3_CONFIG_REG[8] = 0x5E;gpBootCfgRegs->DDR3_CONFIG_REG[9] = 0x5E;gpBootCfgRegs->DDR3_CONFIG_REG[10] = 0x44;/*GTLVL_INIT_RATIO*/gpBootCfgRegs->DDR3_CONFIG_REG[14] = 0xA1;gpBootCfgRegs->DDR3_CONFIG_REG[15] = 0x9E;gpBootCfgRegs->DDR3_CONFIG_REG[16] = 0xA7;gpBootCfgRegs->DDR3_CONFIG_REG[17] = 0xA9;gpBootCfgRegs->DDR3_CONFIG_REG[18] = 0xCA;gpBootCfgRegs->DDR3_CONFIG_REG[19] = 0xBE;gpBootCfgRegs->DDR3_CONFIG_REG[20] = 0xDD;gpBootCfgRegs->DDR3_CONFIG_REG[21] = 0xDD;gpBootCfgRegs->DDR3_CONFIG_REG[22] = 0xBA; DATA0_WRLVL_INIT_RATIO~DATA8_WRLVL_INIT_RATIO对应DDR3_CONFIG_2~DDR3_CONFIG_10的低20位，地址空间为0x0262_040C~0x0262_042C。

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DDR3上的双读写通道设计与实现

DDR3上的双读写通道设计与实现

DDR3上的双读写通道设计与实现
一、双读写通道设计
（1）双读通道设计
DDR3读通道由一条读总线和一对双读通道构成，每个双读通道由读命令，读数据，刷新命令，校验/反校验，地址等信号构成，其中读命令由两组控制信号，分别构成双读通道，由读命令发起，存储器模块内部读操作，读数据写入进入读取缓冲区，之后读取缓冲区通过DDR3的读总线输出，读取缓冲区经过反校验和数据校验，最终由上级逻辑单元接收读数据。

（2）双写通道设计
DDR3写通道的基本设计也是由一条写总线和一对双写通道构成，每个双写通道由写命令，写数据，刷新命令，校验/反校验，地址等信号构成，其中写命令由两组控制信号构成，由写命令发起，写数据从上级逻辑单元传入，再从写入缓冲区传入到存储器模块，存储器模块内部进行写操作，之后经过校验/反校验及刷新，最终结束写操作。

二、双读写通道实现
（1）双读通道实现
双读通道的实现主要依赖主机控制模块的控制，读写总线输出，存储模块的内部读操作及数据缓冲模块的反校验/数据校验功能。

【精品博文】FPGA器件预布线，以及ddr3调试问题汇总与总结

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【精品博文】FPGA器件预布线，以及ddr3调试问题汇总与总结最近公司有一个新项目，方案定的是一款Cyclone V Soc FPGA，用到了两个ddr3，一个挂在Qsys系统的HPS里面，一个挂在Logic 的Hard Memory Controller那里，这两周一直在跟硬件配合，一起验证器件的管脚配置是否正确。

期间在调试这两个ddr3时遇到了好多问题，网上对这方面的资料也比较少，把这些问题的解决方法记录下来。

首先在综合ddr3 ip核时会遇到下面的errorID:15700 Termination calibration block atom "<name>" uses <name> port, which must be connected to <name> CAUSE: The specified Termination calibration block atom uses the specified port, but the port is not connected correctly. The port must be connected as specified.ACTION: Locate the specified port and connect it as specified.是因为OCT RZQIN这个引脚的问题，因为是用的FPGA逻辑里面的硬核资源做的设计，硬件那边也没有给这个引脚的原理图，找FAE和同事也没有得到很好的解答，在这里搜集资料花了很长时间。

Creating OCT SignalsIn ALTMEMPHY-based designs, the Quartus Prime Fitter creates the alt_oct block outside the IP core and connects it to the oct_ctl_rs_value and oct_ctl_rt_value signals.In UniPHY-based designs, the OCT block is part of the IP core, so the design no longer requires these two ports. Instead, the UniPHY-based design requires two additional ports, oct_rup and oct_rdn (for Strati III and Stratix IV devices), or oct_rzqin (for Stratix V devices). You must create these ports in theinstantiating entity as input pins and connect to the UniPHY instance. Then route these pins to the top leveldesign and connect to the OCT RUP and RDOWN resistors on the board. For information on OCT control block sharing, refer to “The OCT Sharing Interface” in this volume.DDR3 datasheet二、例化步骤本文皆用DDR3作为实例。

飞思卡尔i.MX6平台DRAM接口高阶应用指导-DDR3篇

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飞思卡尔i.MX6平台DRAM接⼝⾼阶应⽤指导-DDR3篇飞思卡尔i.MX6平台DRAM接⼝⾼阶应⽤指导-DDR3篇本⽂意于介绍基于i.MX6平台如何使⽤官⽅⼯具调试DDR3.以下内容会在本⽂中涉及：原理图及PCB版图设计规则，DDR3初始化代码⽣成⼯具，DDR3⾃校准和压⼒测试⼯具。

Contents1DRAM Design Consideration (2)2DDR3 initialization Script Generation Aid (3)3DDR Stress Test Tool (10)4Further Reading (19)1 设计DRAM 的注意事项飞思卡尔的硬件应⽤团队总结了⼀个名为 “HW Design Checking List for i.Mx6” 的⽂档来分享i.MX6硬件设计经验。

请通过以下链接来获得该⽂档: https:///doc/5cb1ce021eb91a37f0115c67.html /docs/DOC-938191.1 原理图和布线设计规则下表中的内容摘⾃“HW Design Checking List for i.Mx6”。

使⽤i.MX6平台进⾏设计时务必遵循⾥⾯的规则。

设计者应当逐条予以确认。

如有任何疑问或不确定之处，请寻求飞思卡尔的技术⽀持本们的帮助。

原理图检查清单 1i.Mx6和DDR 芯⽚的ZQ 管脚需要分别外加⼀个1%精度的240欧姆电阻到地 2提供⼀路低噪声并且等于50%NVCC_DRAM 电压值的电源给DRAM_VREF 管脚（更多细节请参考原⽂档） 3DRAM_RESET 管脚需要外接⼀个10 K 欧姆的电阻到地（更多细节请参考原⽂档） 4差分时钟端接设计规则（更多细节请参考原⽂档） 5 如果DDR3颗粒的数量少于等于四颗-PCB 顶⾯两颗底⾯两颗，建议使⽤T 拓扑结构。

如果PCB 单⾯需要部多于两颗DDR3颗粒，建议使⽤Fly-by 拓扑结构。

DDR3-硬件设计和-Layout-设计

DDR3-硬件设计和-Layout-设计


冲和下冲等）。
终端匹配方案
设计者应该采用主流的终端匹配方案，像商业电脑主板那样的设计，ODT 终端匹配被应用在
数据总线上，地址/命令和控制线也应通过电阻连接到 VTT。当然，其它的终端匹配也是有
效的，但最好通过仿真来验证，确保信号质量满足要求。
3
终端匹配电阻的选择，其功耗是否满足芯片制造商的要求。
功耗计算 Power = x RT
4
假如数据线组增加了外部终端匹配电阻，请查看数据线组是否与其他 DDR3
信号组远离/隔离。
注：因为在 DDR3 数据组中通常优先选用内部 ODT 终端匹配，额外电阻是不
需要的。当然，假如不用 ODT 电阻，那么就需要增设外部电阻器了。
5
请查看 VTT 电阻 RT 布局是否正确，RT 终端电阻应该直接连接到 DDR 总线末端
4 / 13
序号
27
28 29 30
描述
该在同一层布线，并且保证过孔数量的一致性。
注：一些 DDR 芯片数据线接口是 32 位的。
通道 0：MDQ(7:0)，MDM(0)，MDQS(0)，
(0)
通道 1：MDQ(15:8)，MDM(1)，MDQS(1)，
(1)
通道 2：MDQ(23:16)，MDM(2)，MDQS(2)，
VREF 是否合理去耦，源端和终端都应布置一个 0.1uF 电容。
VREF 参考源是否会随 VDDQ、温度、噪声变化，这个变化是否满足 JEDEC 要求。
VREF 电流是否满足系统（DDR 和处理器）需求。
如果采用电阻分压网络产生 VREF，那么请保证电阻阻值和至少 1%的精度。
Routing
建议 DDR3 布线顺序如下：