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实验五-7段数码显示译码器设计

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1

实验五 7段数码显示译码器设计实验报告

一、实验要求

1、GW48实验箱

2、写出7段数码显示译码器程序

3、总结实验步骤和实验结果

二、实验内容

1、说明例中各语句的含义，以及该例的整体功能。在max+plus2或quartus2上对以下该例进行编辑、编译、综合、适配仿真，给出其所有信号的时序仿真波形。

module zdw(in,out);

output [6:0]out;

input [3:0]in;

reg[6:0]out;

always@(in)

begin

case(in)

4'd0: out=7'b1111110;

4'd1: out=7'b0110000;

4'd2: out=7'b1101101;

4'd3: out=7'b1111001;

4'd4: out=7'b0110011;

4'd5: out=7'b1011011;

4'd6: out=7'b1011111;

4'd7: out=7'b1110000;

4'd8: out=7'b1111111;

4'd9: out=7'b1111011;

4'd10: out=7'b1110111;

4'd11: out=7'b0011111;

4'd12: out=7'b1001110;

4'd13: out=7'b0111101;

4'd14: out=7'b1001111;

4'd15: out=7'b1000111;

default: out=7'bx;

endcase 2

end

endmodule

2、引脚锁定以及硬件下载测试。建议选实验电路模式6，用数码8显示译码输出（PIO46—PIO40）。键8，键7，键6，键5四位控制输入，硬件验证译码器的工作性能。

三、操作步骤

1、创建文件

Max-plus->Text editor

源代码

2、编译（compiler）

3、仿真（Simulator） 3

分析仿真结果正确，可以下载。

4、下载

1）芯片型号：EP1K30TC144-3

电路模式：NO.6 4

2）引脚锁定

3）开始下载

成功！

四、实验结果

通过做实验，达到实验要求，掌握软件Max+plus2的操作流程，了解了译码器的工作性能。 Node I/O接口 引脚号

In0 PIO10 22

In1 PIO11 23

In2 PIO12 26

In3 PIO13 27

Out0 PIO46 95

Out1 PIO45 92

Out2 PIO44 91

Out3 PIO43 90

Out4 PIO42 89

Out5 PIO41 88

Out6 PIO40 87

合集下载

LED显示程序设计实验

LED显示程序设计实验

实验二 LED显示程序设计实验

· 9 · 实验二 LED数码管驱动显示程序实验

一、实验目的

1、 初步学习和了解VHDL语言编程方式

2、 学习和掌握七段数码显示译码器的设计方法

3、 学习和掌握VHDL的多层设计方法

二、实验要求

1、 根据硬件设计的思维方式，编制LED七段码的显示程序

2、 要求是一位LED以定位方式显示

3、 完成LED七段码波形分析的显示功能

4、 在EDA实验箱上按要求显示

三、实验设备

1、 计算机 一台

2、 EDA——Ⅳ实验箱 一台

四、实验原理

1、 七段码是用一种纯组合的逻辑电路，通常是用小型专用的IC门电路组成，数字输入与输出表达均未16进制，处理一般较复杂，而用FPGA/CPLD来实现较为简单。

2、 七段码输入与输出的原理与真值表关系。

（a） 输入：七段码输入为四个输入信号，用来表示为“0000”到“1111”，即表示为十六进制的“0”到“F”。

（b） 输出：七段码输出为七个输出信号，分别用“A、B、C、D、E、F、G”七个符号来表示。一般规定，输出信号为“1”时，它所控制的发光二极管为点亮状态，输出信号为“0”时，它所控制的发光二极管为熄灭状。本实验使用的七段数码管为共阴极组，其电路如图2.1所示。

（c） 输入与输关系为四位二进制代码组成十六进制代码，将其代码显示，其对应关系如表2.1所示。

（d） 显示方式是通过选位的方式进行，是将FPGA/CPLD的三位二进制的信号输出，通过外部三——八译码器硬件电路，选中一路LED信号为输出，故选择一位LED数码管显示，本实验是采取选相应的一个指定位置进行LED显示。

3、 输入是通过外部的四个按键操作而组成一位十六进制。其连接到FPGA/CPLD的对应的引脚上，需进行引脚分配。

4、 编写译码程序，生成底层组件，组合成底层文件。 图2.1 共阴极数码管及其电路 自动化学院——EDA实验指导书

十六进制七段数码显示译码器

十六进制七段数码显示译码器

十六进制七段数码显示译码器

一、实验目的：学习7段数码显示器的Verilog硬件设计。

二、实验原理：7段数码显示器是纯组合电路。通常的小规模专用IC，如74或4000系列的器件只能做十进制BCD码译码器（其真值表如图（1）所示），然而数字系统中的数据处理和运算都是二进制的，所以输出表达式都是十六进制的，为了满足十六进制的译码显示，最方便的方法就是利用Verilog译码程序在FPGA/CPLD中来实现。所以首先要设计一段程序。设输入的4位码为A[3:0]，输出控制7段共阴数码管（如图（2）所示）的7位数据为LED7S[6:0]。输出信号LED7S的7位接共阴数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管7个段g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h，然后将LED7S改为8位输出。

图（1） 7段译码器真值表

输入码 输入码 代表数据 输入码 输入码 代表数据

0000 0111111 0 1000 1111111 8

0001 0000110 1 1001 1101111 9

0010 1011011 2 1010 1110111 A

0011 1001111 3 1011 1111100 B 0100 1100110 4 1100 0111001 C

0101 1101101 5 1101 1011110 D

0110 1111101 6 1110 1111001 E

0111 0000111 7 1111 1110001 F

图（2）7段共阴数码管

三、实验任务：将设计好的Verilog译码器程序在Quartus II上进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形图（注意仿真波形输入激励信号的设置）。提示：设定仿真激励信号是用输入总线的方式给出输入信号的仿真数据。

EDA实验报告

EDA实验报告

EDA实验报告

实验一：组合电路的设计

实验内容是对2选1多路选择器VHDL设计，它的程序如下：

ENTITY mux21a IS

PORT ( a, b : IN BIT;

s : IN BIT;

y : OUT BIT );

END ENTITY mux21a;

ARCHITECTURE one OF mux21a IS

SIGNAL d,e : BIT;

BEGIN

d <= a AND (NOT S) ;

e <= b AND s ;

y <= d OR e ;

END ARCHITECTURE one ;

Mux21a仿真波形图

以上便是2选1多路选择器的VHDL完整描述，即可以看成一个元件mux21a。mux21a实体是描述对应的逻辑图或者器件图，图中a和b分别是两个数据输入端的端口名，s为通道选择控制信号输入端的端口名，y为输出端的端口名。Mux21a结构体可以看成是元件的内部电路图。最后是对仿真得出的mux21a仿真波形图。

Mux21a实体

Mux21a结构体

实验二：时序电路的设计

实验内容D触发器的VHDL语言描述，它的程序如下：

LIBRARY IEEE ;

USE IEEE.STD_LOGIC_1164.ALL ;

ENTITY DFF1 IS

PORT (CLK : IN STD_LOGIC ;

D : IN STD_LOGIC ;

Q : OUT STD_LOGIC );

END ;

ARCHITECTURE bhv OF DFF1 IS

BEGIN

PROCESS (CLK)

BEGIN

IF CLK'EVENT AND CLK = '1'

十六进制7段数码显示译码器设计实验报告

十六进制7段数码显示译码器设计实验报告

十六进制7段数码显示译码器设计实验报告

实验目的与要求

实验名称:十六进制7段数码显示译码器设计

实验目的：学习7段数码显示译码器的V erilog硬件设计。

实验原理

7段数码是纯组合电路。设输入的4位码为A[3:0],输出控制7段共阴数码管的7位数据为LEDS[6:0]。输出信号LEDS的7位分别接共阴数码管的7个段，高位在左，低位在右

实验内容

1、编辑和输入设计文件

新建文件夹——输入源程序——文件存盘

源程序:

module LED(A,LED7S);

input [3:0]A;

output [6:0]LED7S;

reg [6:0]LED7S;

always @ (A)

begin: LED

case(A)

4'b0000: LED7S<=7'b0111111;

4'b0001: LED7S<=7'b0000110;

4'b0010: LED7S<=7'b1011011;

4'b0011: LED7S<=7'b1001111;

4'b0100: LED7S<=7'b1100110;

4'b0101: LED7S<=7'b1101101;

4'b0110: LED7S<=7'b1111101;

4'b0111: LED7S<=7'b0000111;

4'b1000: LED7S<=7'b1111111;

4'b1001: LED7S<=7'b1101111; 4'b1010: LED7S<=7'b1110111;

4'b1011: LED7S<=7'b1111100;

4'b1100: LED7S<=7'b0111001;

4'b1101: LED7S<=7'b1011110;

4'b1110: LED7S<=7'b1111001;

4'b1111: LED7S<=7'b1110001;

default: LED7S<=7'b0111111;

endcase

end

endmodule