数字秒表课程设计说明书
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1概 述
1.1课程设计的目的
课程设计的目的主要是通过设计环节的实际训练，加深学生对该课程基础知识和基本理论的理解和掌握，培养学生综合运用所学知识的能力，使之在理论分析、设计、计算、制图、运用标准和规范、查阅设计手册与资料以及计算机应用能力等方面得到初步训练，促进学生养成严谨求实的科学态度。
1.2课程设计的技术要求
(1) 设计一个能测量八名运动员短跑成绩的数字秒表。要求用四位数码管显示时间，格式为00:00s。
(2) 秒表设置九个开关输入（清零开关一个和记录开关八个）。按下记录开关，将当前计数时间暂存并显示在数码管上。
(3) 确定设计方案，按功能模块的划分选择元器件和中小规模集成电路，设计分电路，画出总体电路原理图，阐述基本原理。
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2数字秒表的设计与制作
2.1设计方案选择
本系统主要由555 定时器构成的多谐震荡电路，以74LS90芯片为核心的多功能计数
器，以及以74LS48 和LED 共阴极数码管为核心的译码驱动显示电路等组成。通过555 定
时电路产生一个100HZ 的脉冲信号（其对应最小计时单位0.01S），在脉冲发生由高电平到低电平变化时驱动低位计数器进行计数，在驱动译码显示的同时，满进制向高位发出进位信号并自身清零。可以通过外围控制电路实现对秒表的清零和显示暂停等功能。
本设计可以有以下几种常见的设计思路：其一是始终发生电路采用固定频率的晶振实现脉冲信号的产生，在经过分频器实现分频，最终得到100HZ 的信号。其二是计数电路的设计可以通过74LS92 和74LS160实现，也可以由74LS290 实现，最终确定采用74LS90方案，因为此计数不需要进行置数（除了清零），因此采用74LS90比较简洁。
2.2系统模块组成
数字秒表主要由多谐振荡电路、计数电路、寄存电路和译码显示电路组成。系统组成框图如下图所示：
图2.2.1 系统组成框图 2.3系统功能要求
（1）具有始终秒表系统功能要求显示功能，用四个数码管分别显示秒和分；
（2）具有3种功能状态：系统时间运行状态，系统时间至零状态，暂存显示状态，通过输入控制信号可以使系统在这3个状态之间切换，使数码管显示相应状态的时间；
多谐
振荡
电路
计数
电路
寄存
电路
译码
显示
电路
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（3）秒采用100进制计数，当计数到99时又会恢复为00；百分秒采用100进制计数，当计数到99时，向上进位并恢复00。系统时间可以同单独的至零信号，将数码管显示时间直接恢复到00：00状态。
2.4各模块原理及其功能
2.4.1多谐振荡电路
多谐振荡电路由集成块555、电阻R1、R2、电容C1、C2组成多谐振荡器，当接通电源，电源通过电阻R1与R2对电容C2进充电，当UC2上升到2/3VCC时，集成块555的3脚输出低电平，内部三极管导通，C2通过电阻R2进行放电，当UC2下降到1/3VCC时，内部三极管截止，集成块555的3脚输出高电平，接着电源又通过电阻R1与R2对电容C2进充电，当UC2上升到2/3VCC时，集成块555的3脚输出低电平，如此循环的充、放电，555的3脚输出100HZ的矩形方波信号加到U7Q的输入端。
由555定时器的原理知道，555输出地脉冲的频率为：
555电路图的接法如图所示：
图2.4.1 555电路图
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由于555 定时器自身存在一定的缺陷，即产生的波形稳定性差，计时精度差，所以在设计中尽量避免引入其他干扰因素。由于计时器在计数时只是要求有一个高电平到低电平的变化或这是由低电平到高电平的变化就能够工作。所以事实上不别要设计成为占空比为一比二的脉冲。下图为Q端输出的脉冲波形图：
图2.4.2 555电路产生的脉冲波形图
2.4.2计数电路
本设计中主要用74LS90实现100进制计数，当显示十秒和秒的两个数码管计数到99时变自动跳回00，同样当显示0.1秒和0.01秒的两个数码管计数到99时也会自动清零。
本电路是由4 个主从触发器和用作除2 计数器及计数周期长度为除5 的3 位2 进制计数器所用的附加选通所组成。有选通的零复位和置9 输入。
为了利用本计数器的最大计数长度（十进制），可将B 输入同QA 输出连接，输入计数脉冲可加到输入A 上，此时输出就如相应的功能表上所要求的那样。LS90 可以获得对称的十分频计数，办法是将QD 输出接到A 输入端，并把输入计数脉冲加到B 输入端，在QA 输出端处产生对称的十分频方波。
引脚图如图2.4.2所示：
图2.4.2 74LS90引脚图
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真值表如图所示：
表2.4.1 74LS90真值表
说明：A． 将输出QA与输入B相接，构成8421BCD码计数器；
B． 将输出QD与输入A相接，构成5421BCD码计数器；
C． 表中H为高电平、L为低电平、×为不定状态。
74LS90逻辑电路图2.4.3，由四个主从JK触发器和一些附加门电路组成，整个电路可分两部分，其中FA触发器构成一位二进制计数器；FD、FC、FB构成异步五进制计数器。
在74LS90计数器电路中，设有专用置“0”端R1、R2和置位（置“9”）端S1、S2。
74LS90具有如下的五种基本工作方式：
（1）五分频：即由QD、QC 、 QB组成的异步五进制计数器工作方式。
（2）十分频（8421码）：将QA与CK2联接，可构成8421码十分频电路。
（3）六分频：在十分频（8421码）的基础上，将QB端接R1，QC端接R2。其计数顺序为000～101，当第六个脉冲作用后，出现状态QCQBQA=110，利用QBQC=11反馈到R1和R2的方式使电路置“0”。
（4）九分频：QA→R1、QD→R2，构成原理同六分频。
（5）十分频（5421码）：将五进制计数器的输出端QD接二进制计数器的脉冲输入端
K1，即可构成5421码十分频工作方式。
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图2.4.3 74LS90逻辑电路图
本设计中74LS90用作十进制计数，其电路图接法如下图所示：
图2.4.4 74LS90的十进制接法图
2.4.3寄存电路
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寄存器通常是计算机和数字电子系统中用于存储二进制代码等运算数据的一种逻辑器件。寄存器有四位双稳态输出和八位双稳态输出等，本设计中用的十八位双稳态输出74LS373. 74ls373是常用的地址锁存器芯片，它实质是一个是带三态缓冲输出的8D触发器，在单片机系统中为了扩展外部存储器，通常需要一块74ls373芯片.其引脚图如图2.5所示：
图2.4.5 74LS373引脚图
74ls373工作原理简述:
(1).1脚是输出使能(OE),是低电平有效,当1脚是高电平时,不管输入3、4、7、8、13、14、17、18如何,也不管11脚(锁存控制端,G)如何,输出2(Q0)、5(Q1)、6(Q2)、9(Q3)、12(Q4)、15(Q5)、16(Q6)、19(Q7)全部呈现高阻状态(或者叫浮空状态);
(2).当1脚是低电平时,只要11脚(锁存控制端,G)上出现一个下降沿,输出2(Q0)、5(Q1)、6(Q2)、9(Q3)、12(Q4)、15(Q5)、16(Q6)、19(Q7)立即呈现输入脚3、4、7、8、13、14、17、18的状态.
锁存端LE 由高变低时，输出端8 位信息被锁存，直到LE 端再次有效。 当三态门使能信号OE为低电平时，三态门导通，允许Q0~Q7输出，OE为高电平时，输出悬空。
在本设计中，先将OE端置低电平，LE端置高电平，当按下记录按键时，使LE端有高电平变为低电平，则寄存器的输出保持为当前的数据，将寄存器与译码显示电路连接，则显示将暂停，显示当前的数据！但计数不会停止。
2.4.4译码显示电路
本设计的译码驱动电路是以74LS48 芯片和共阴极七段数码管实现的。
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显示器可显示系统的运行状态及工作数据，我们所选用的是发光二极管（LED）显示器，它分为两种，共阴极（BS201/202）与共阳极（BS211/212），我们所选的是共阴极，它是将发光二极管的阴极短接后作为公共极，当驱动信号为高电平时，阴极必须接低电平，才能够发光显示。共阴极数码管的外引脚及内部电路如下图：
图2.4.7 共阴极数码管的引脚及内部结构
七段显示译码：驱动共阴极显示器的译码器输出为高电平有效，所以选用74LS48
驱动共阴极的发光二极管显示器。下图是74LS48 外引线排列图与功能表。
图2.4.8 74LS48外阴线图
