电路设计checklist

接口电路一般使用专用芯片，是否注意采用光器件或变压器进行隔离、传输匹配、过压过流保护、防雷击等措施。

芯片如有PGND引脚或要求接PGND时，在单板上是否设计了相应的PGND地，并在电源接口处与电源地相连，以防雷击并泄放一次保安单元剩余的电荷。

是否考虑到单板与RF模块接口的输入/输出信号的电平隔离及匹配。

高速并行总线接口是否统一采用推荐优选接口芯片单板上的调试串口是否采用RS232终端并联匹配电阻是否尽可能靠近接收电路，串联匹配电阻是否靠近始端。

输出信号应是否考虑有足够的驱动能力在设计中，正确使用数字地（DGND），模拟地（AGND），电源地（BGND），保护地（PGND）。

单板上电后能否进行自检，并进行一些必要的自环收发、内存读写、芯片测试等功能性的测试，如有异常，指示灯是否指示自检失败，否则开始正常运行。

单板自检故障时，能否将故障原因送主机及调试口在单板上是否有必要的测试点单独引出，以TP1、TP2···等来命名测试点是否包括电源、时钟等。

具有Boundary-Scan的器件，其测试访问端的四个管脚TDI、TDO、TMS 、TCK是否留有测试孔。

CPU的晶振应尽量排布在晶振输入引脚附近。

无源晶振要加几十皮法的电容；有源晶振可直接将信号引至CPU的晶振输入脚。

如果CPU内部自带Watchdog电路，则采用内部的Watchdog，对于系统来说更为安全可靠。

对于CPU的中断输入脚，无论使用与否，应接有上拉或下拉电阻，尽量不要悬空。

对于不用的输入脚，也应尽量照此处理。

专用芯片的应用是否参考了厂家资料给出的推荐电路。

在总线达到产生传输线效应的长度后，是否考虑了匹配关键信号是否引到接插件或预留了测试点PCB、单板软件的版本信息是否都在各自范围内设计，并可上报单板的关键芯片是否支持自测试功能单板、扣板的机械尺寸与信号位置设计是否统一考虑；单板上电后的芯片的初始状态是否固定单板上接插件的间距和位置是否参考同类成熟单板单板所有器件选型是否通过品质和商务清单评审。

流片前的Check List◆驱动/负载检查1．要对金属线、via，contact的电流负载能力进行检查；2．检查输出管脚的驱动能力是否足够。

可在仿真时在输出端追加5p 电容为负载（作为PAD的等效电容），观察驱动能力是否足够；3．信号线接到数字PAD之前至少要添加一个W/L为20的buffer以提高驱动能力。

4．在面积允许的情况下，via和contact打越多越好,尤其是input/output部分；◆IO检查1．对IO分类,不同供电电位的IO分开接不同电位的IO power ring.混合信号电路尤其要注意这点；2．检查IO上的IO power ring是否正确接到电源和地上；3．检查各PAD上的pin是否和core里的pin正确连接；4．IO的布局要注意不要将输入弱信号和强信号的IO放置在一起，这样弱信号会受到强信号的干扰。

5．根据PAD连接到core的金属层次确保连接PAD与core。

6. IO PAD间距除要满足设计规则外，还必须满足封装厂的要求，比如最小压焊尺寸（60um*60um），最小中心间距（80um）等。

7.IO直接相连的输出管要保证Drain到Poly足够的距离，大于等于1.5um为宜，或者加上SAB层，以保证足够的ESD可靠性。

8.数字要通过带IO的后仿真，防止发生IO上使能端的连接错误。

9.从自动布局布线软件（如Astro）导出GDS文件，再导入Virtuso 做DRC前，要将版图中得IO替换为Foundry（如smic）提供的完整的IO gds文件导出来的IO库单元中的IO（包括PADFILLER），防止出现额外的逻辑操作层，如HTNWL。

走线检查1．金属连线不宜过长，如果不得已需要长连线可以在中间添加buffer 提高驱动能力；2．数字电路的走线不要经过模拟电路的器件，否则容易引入强干扰，影响模拟电路正常工作。

反之模拟电路走线也不要经过数字电路。

3．数模混合信号电路中模拟电路外边最好加入隔离环，必要时需要用单独的管脚为隔离环接地或接电源电压。

深圳市力盛源光电科技有限公司
LSY-QEP-27-01 A/1 电容设计Checklist 编号：LSY-TI-EN-02页码：
型号客户名称/客户型号
是否有客供样板□是□否是否有客供机壳□是□否是否需配颜色□是□否是否需配机壳□是□否是否有其他特殊要求（□有□无）：
图纸名版本设计人确认项目结
果
审核人是否更改
客户确认图□结构/台阶□FPC位□到V A距离□逻辑□填充块□避空FPC □逻辑□过孔□厚度□焊接位错开□和原图对照□走线倒角CG □颜色□尺寸□对位线□标注□CG比FILM大/小0.2
TCK □厚度□是否带OCA□尺寸□正反确认
DS □外围比TP小.0.3，内围比V.A大0.5以上□按客户要求□厚度PORON □外围比TP小0.3，内围比V.A大0.5以上□按客户要求□厚度T-PR □外围比CG外围单边小0.3mm□按客户要求□撕手□材料型号B-PR □外围比V.A单边大0.3mm以上□按客户要求□撕手□材料型号DDB □尺寸□型号□撕手
IC-PR □尺寸
单粒设计图□逻辑□与CG配合□与客户原图对照□图层名称与颜色AG □走线间距□边距□宽度□填充□坐标□对位标□测试块
SK □三角形尺寸□V.A区四周ITO超出尺寸□整版外扩0.5□对位标排版整体
□排版利用率□和单粒核对□四周对位标及型号□PR位置和尺寸
电子图图纸设计人审核人需修改点
是否更
改
是否已发放OCA对位图
TP切割图
AG-LC 切割图
OCA切割图
TP图纸
OK单
备注：。

必须收藏：原理图设计规范126条checklist类别描述检视规则原理图需要进行检视，提交集体检视是需要完成自检，确保没有低级问题。

检视规则原理图要和公司团队和可以邀请的专家一起进行检视。

检视规则第一次原理图发出进行集体检视后所有的修改点都需要进行记录。

检视规则正式版本的原理图在投板前需要经过经理的审判。

差分网络原理图中差分线的网络，芯片管脚处的P和N与网络命令的P 和N应该一一对应。

单网络原理图中所有单网络需要做一一确认。

空网络原理图中所有空网络需要做一一确认。

网格1、原理图绘制中要确认网格设置是否一致。

2、原理图中没有网格最小值设置不一致造成网络未连接的情况。

网络属性确认网络是全局属性还是本地属性封装库1、原理图中器件的封装与手册一致。

2、原理图器件是否是标准库的symbol。

绘制要求原理图中器件的封装与手册一致。

指示灯设计默认由电源点亮的指示灯和由MCU点灭的指示灯，便于故障时直观判断电源问题还是MCU问题网口连接器确认网口连接器的开口方向、是否带指示灯以及是否带PoE 网口变压器确认变压器选型是否满足需求，比如带PoE按键确认按键型号是直按键还是侧按键电阻上下拉同一网络避免重复上拉或者下拉OD门芯片的OD门或者OC门的输出管脚需要上拉匹配高速信号的始端和末端需要预留串阻三极管三极管电路需要考虑通流能力可测试性在单板的关键电路和芯片附近增加地孔，便于测试连接器防呆连接器选型时需要选择有防呆设计的型号仿真低速时钟信号，一驱动总线接口下挂器件的驱动能力、匹配方式、接口时序必须经过仿真确认，例如MDC/MDIO、IIC、PCI、Local bus仿真电路中使用电感、电容使用合适Q值，可以通过仿真。

时序确认上电时序是否满足芯片手册和推荐电路要求。

时序确认下电时序是否满足芯片手册和推荐电路要求。

时序确认复位时序是否满足芯片手册和推荐电路要求。

复位开关单板按键开关设计，要防止长按按键，单板挂死问题，建议按键开关设计只产生一段短脉宽低电平。

类别描述检视规则原理图需要进行检视，提交集体检视是需要完成自检，确保没有低级问题。

检视规则原理图要和公司团队和可以邀请的专家一起进行检视。

检视规则第一次原理图发出进行集体检视后所有的修改点都需要进行记录。

检视规则正式版本的原理图在投板前需要经过经理的审判。

差分网络原理图中差分线的网络，芯片管脚处的P 和N 与网络命令的P 和N 应该一一对应。

单网络原理图中所有单网络需要做一一确认。

空网络原理图中所有空网络需要做一一确认。

1、原理图绘制中要确认网格设置是否一致。

2、原理图中没有网格最小值设置不一致造成网络未连接的情况。

网络属性确认网络是全局属性还是本地属性1、原理图中器件的封装与手册一致。

2、原理图器件是否是标准库的symbol 。

绘制要求原理图中器件的封装与手册一致。

指示灯设计默认由电源点亮的指示灯和由MCU 点灭的指示灯，便于故障时直观判断电源问题还是MCU 问题网口连接器确认网口连接器的开口方向、是否带指示灯以及是否带PoE 网口变压器确认变压器选型是否满足需求，比如带PoE 按键确认按键型号是直按键还是侧按键电阻上下拉同一网络避免重复上拉或者下拉OD 门芯片的OD 门或者OC 门的输出管脚需要上拉匹配高速信号的始端和末端需要预留串阻三极管三极管电路需要考虑通流能力可测试性在单板的关键电路和芯片附近增加地孔，便于测试连接器防呆连接器选型时需要选择有防呆设计的型号仿真低速时钟信号，一驱动总线接口下挂器件的驱动能力、匹配方式、接口时序必须经过仿真确认，例如MDC/MDIO 、IIC 、PCI 、Local bus 仿真电路中使用电感、电容使用合适Q 值，可以通过仿真。

时序确认上电时序是否满足芯片手册和推荐电路要求。

时序确认下电时序是否满足芯片手册和推荐电路要求。

时序确认复位时序是否满足芯片手册和推荐电路要求。

复位开关单板按键开关设计，要防止长按按键，单板挂死问题，建议按键开关设计只产生一段短脉宽低电平。

【值得收藏】射频电路设计PCB审查checklist 2016-05-18硬件十万个为什么大小编下图所示为PCB 设计完成后的结构轮廓图：我们将布局成“U”形。

布局成U 形并不是不可以，但需要在中间加隔腔将其左右进行隔离，做好屏蔽。

还有一种在横向也需要添加隔腔。

即，用隔腔把一字形左右进行隔离。

这主要是因为需要隔离部分非常敏感或易干扰其它电路；另外，还有一种可能就是一字形输入端到输出端这段电路的增益过大，也需要用隔腔将其分开（若增益过大，腔体太大，可能会引起自激。

）。

B 芯片外围电路布局射频器件外围电路布局严格参照datasheet 上面的要求进行布局，受空间限制可以进行调整；数字芯片外围电路布局就不多讲了。

二、布线注意事项根据50 欧姆阻抗线宽进行布线，尽量从焊盘中心出线，线成直线，尽量走在表层。

在需要拐弯的地方做成45 度角或圆弧走线，推荐在电容或电阻两边进行拐弯。

如果遇到器件走线匹配要求的，请严格按照datasheet 上面的参考值长度走线。

比如，一个放大管与电容之间的走线长度(或电感之间的走线长度)要求等等。

在进行PCB 设计时，为了使高频电路板的设计更合理，抗干扰性能更好，应从以下几方面考虑（通用做法）：（1）合理选择层数在PCB 设计中对高频电路板布线时，利用中间内层平面作为电源和地线层，可以起到屏蔽的作用，有效降低寄生电感、缩短信号线长度、降低信号间的交叉干扰。

（2）走线方式走线必须按照45°角拐弯或圆弧拐弯，这样可以减小高频信号的发射和相互之间的耦合。

（3）走线长度走线长度越短越好，两根线并行距离越短越好。

（4）过孔数量过孔数量越少越好。

（5）层间布线方向层间布线方向应该取垂直方向，就是顶层为水平方向，底层为垂直方向，这样可以减小信号间的干扰。

（6）敷铜增加接地的敷铜可以减小信号间的干扰。

（7）包地对重要的信号线进行包地处理，可以显著提高该信号的抗干扰能力，当然还可以对干扰源进行包地处理，使其不能干扰其他信号。

高速数字电路设计checklist随着信号速率的提升，电子产品设计也是越来越复杂。

无论设计的能力有多强、设计经验多丰富，总会出现一些意向不到的问题。

所以很多公司，都会有一些设计规则，让大家在设计中有据可依，也可以在设计完成之后作为checklist，一步一步的检查。

下面列举了一些在信号完整性以及电源完整性中需要检查的点1、阻抗是否满足设计要求，这主要根据传输线的结构检查确认。

不同的总线有不一样的需求。

2、高速信号线不要跨分割布线。

3、拓扑结构是否满足设计要求，对于SerDes总线，基本都是采用的点对点的设计结构，但是对于Memory，会涉及到T-type和Fly-by结构的选择，以及拓扑结构中每一段传输线的结构。

4、差分对内等长是否满足要求。

对于速率特别高的总线，尽量满足等相位或者等时的要求。

5、对于特定的总线，其对与对之间等长是否满足要求。

6、高速信号网络不要布在板边，在比较大的散热通道附近也不要有高速信号线。

7、信号线与信号之间的距离是否足够大，使串扰足够小。

8、如果要给高速信号网络包地线保护，那么要有足够的距离（3W），避免因为包地导致新的信号完整性问题。

9、发送端与接收端的信号线距离尽量远，能分层布线最好。

10、在高速电路的PCB板中不要出现浮铜，要么去掉，要么在浮铜上加GND via。

11、高速信号网络的via不易过多，一般除了BGA或者Connector处，其它区域不超过1个，最差不超过2个via，同时要优化via到比较合适的大小。

12、观察高速信号的stub是否足够短，是否需要使用Back-drill。

13、高速信号线在换层时，其via附近是否有伴随GND Via。

14、如果信号线有冗余设计，要确保传输线的stub要足够短，尽量减少信号完整性问题。

15、电源平面的设计是否满足通流的要求。

16、去耦电容的摆放是否合适，一般都是越小容量的电容越靠近芯片的摆放。

17、去耦电容的出线是否满足短而粗的要求。