1-3-半导体封装件的可靠性评价方法

Q/.质量管理体系第三层次文件可靠性试验规范拟制：审核：批准：海锝电子科技有限公司版次：C版可靠性试验规范1. 主题内容和适用范围本档规定了可靠性试验所遵循的原则，规定了可靠性试验项目，条件和判据。

2. 可靠性试验规定根据IEC国际标准，国家标准及美国军用标准，目前设立了14个试验项目（见后目录〕。

根据本公司成品标准要求，用户要求，质量提高要求及新产品研制、工艺改进等加以全部或部分采用上述试验项目。

常规产品规定每季度做一次周期试验，试验条件及判据采用或等效采用产品标准；新产品、新工艺、用户特殊要求产品等按计划进行。

采用LTPD的抽样方法，在第一次试验不合格时，可采用追加样品抽样方法或采用筛选方法重新抽样，但无论何种方法只能重新抽样或追加一次。

若LTPD=10％，则抽22只，0收1退，追加抽样为38只，1收2退。

抽样必须在OQC检验合格成品中抽取。

3．可靠性试验判定标准。

（各电气性能的测试条件，参照器件各自的说明书所载内容）环境条件(1)标准状态标准状态是指预处理, 后续处理及试验中的环境条件。

论述如下:环境温度: 15~35℃相对湿度: 45~75%(2)判定状态判定状态是指初测及终测时的环境条件。

论述如下:环境温度: 25±3℃相对湿度: 45~75%4．试验项目。

目录高温反向偏压试验------------------------------------第4页压力蒸煮试验------------------------------------第6页正向工作寿命试验------------------------------------第7页高温储存试验------------------------------------第8页低温储存试验------------------------------------第9页温度循环试验------------------------------------第10页温度冲击试验------------------------------------第11页耐焊接热试验------------------------------------第12页可焊性度试验------------------------------------第13页拉力试验------------------------------------第14页弯曲试验------------------------------------第15页稳态湿热试验------------------------------------第16页变温变湿试验------------------------------------第17页正向冲击电流(浪涌电流)试验--------------------------第18页高温反向偏压试验一、工作原理:整流二极管在高温下加上反向偏压是一种严酷的工作方式，由于高温下漏电生产批的质量好坏。

构造，生产流程评价法（TEG芯片）日立超LSI系统股份有限公司堀内整针对半导体器件的开发，应用了TEG（Test Element Group，测试元件组）芯片来评估半导体的结构及组装流程，随着半导体器件日趋高功能化，对其构成材料、组装设备等的开发，使用TEG芯片评价方法显得很重要。

在这里将针对封装器件的开发，对有效的TEG 芯片及其评价方法作一说明。

TEG芯片随着半导体芯片的多引脚、窄小凸点间距化，以及封装件的多引脚、高功能化，所要求的封装技术水平也在提高，从表面贴装向立体SiP（System in Package，系统级封装）极速地发展进化。

另一方面，产品的生命周期在缩短，就迫切要求缩短产品的开发时间，对于封装开发，能否平稳地从产品试做开发向产品生产过渡，是左右产品成败的重要因素。

对于这种状况，与封装技术相关的各种材料、设备、装置、封装器件厂商等，进行产品性能的预前评估、谋求缩短开发周期是很有必要的，以产品为模型作为评价用芯片就是使用的TEG芯片。

TEG芯片的种类大致分为，（1）金（属）线键合，能与倒装芯片连接，是可以用来测试电气连接（Daisy Chain，菊花图形）的芯片，（2）压电电阻，含有发热电阻等器件，可以用来测试组装后的应力、热电阻的芯片。

用这类TEG芯片可以对金（属）线键合、倒装芯片连接等的连接部位的观察、连接部位可靠性评价、封装件构造进行评估。

各种TEG芯片的说明（1）金属线键合，钉头凸点（评价）用TEG芯片通用性高的半导体制品，主要是通过键合（工艺）实现芯片与中间载体相连，为达成多引脚化、芯片小型化的要求，微小间距的键合（工艺）是不可欠缺的。

为应对微小间距技术的提升，如图1所所示，使用了TEG芯片来评价键合状况。

另外，现存的芯片必须加工形成供金线键合技术应用的钉头凸点才可实现倒装芯片封装，因为通用芯片是主流，故必须考虑芯片尺寸和凸点间距等多种多样的产品品种，对金/铝合金层等连接部位的金属间化合物、来自组成材料的污染等的解析和评价是非常重要的。

6.2半导体集成电路的可靠性设计军用半导体集成电路的可靠性设计是在产品研制的全过程中,以预防为主、增强系统治理的思想为指导,从线路设计、幅员设计、工艺设计、封装结构设计、评价试验设计、原材料选用、软件设计等方面,采取各种有效举措,力争消除或限制半导体集成电路在规定的条件下和规定时间内可能出现的各种失效模式,从而在性能、费用、时间〔研制、生产周期〕因素综合平衡的基础上,实现半导体集成电路产品规定的可靠性指标.根据内建可靠性的指导思想,为保证产品的可靠性,应以预防为主,针对产品在研制、生产制造、成品出厂、运输、贮存与使用全过程中可能出现的各种失效模式及其失效机理,采取有效举措加以消除限制.因此,半导体集成电路的可靠性设计必须把要限制的失效模式转化成明确的、定量化的指标.在综合平衡可靠性、性能、费用和时间等因素的根底上,通过采取相应有效的可靠性设计技术使产品在全寿命周期内到达规定的可靠性要求.6.2.1概述1.可靠性设计应遵循的根本原那么〔1〕必须将产品的可靠性要求转化成明确的、定量化的可靠性指标.〔2〕必须将可靠性设计贯穿于产品设计的各个方面和全过程.〔3〕从国情出发尽可能地采用当今国内外成熟的新技术、新结构、新工艺.〔4〕设计所选用的线路、幅员、封装结构,应在满足预定可靠性指标的情况下尽量简化, 预防复杂结构带来的可靠性问题.〔5〕可靠性设计实施过程必须与可靠性治理紧密结合.2.可靠性设计的根本依据〔1〕合同书、研制任务书或技术协议书.〔2〕产品考核所遵从的技术标准.〔3〕产品在全寿命周期内将遇到的应力条件〔环境应力和工作应力〕.〔4〕产品的失效模式分布,其中主要的和关键的失效模式及其机理分析.〔5〕定量化的可靠性设计指标.〔6〕生产〔研制〕线的生产条件、工艺水平、质量保证水平.3.设计前的准备工作〔1〕将用户对产品的可靠性要求,在综合平衡可靠性、性能、费用和研制〔生产〕周期等因素的根底上,转化为明确的、定量化的可靠性设计指标.〔2〕对国内外相似的产品进行调研,了解其生产研制水平、可靠性水平〔包括产品的主要失效模式、失效机理、已采取的技术举措、已到达的质量等级和失效率等〕以及该产品的技术发展方向.〔3〕对现有生产〔研制〕线的生产水平、工艺水平、质量保证水平进行调研,可通过通用和特定的评价电路,所遵从的认证标准或统计工艺限制〔SPC〕技术,获得在线的定量化数据.精品文档4.可靠性设计程序〔1〕分析、确定可靠性设计指标,并对该指标的必要性和科学性等进行论证.〔2〕制定可靠性设计方案.设计方案应包括对国内外同类产品〔相似产品〕的可靠性分析、可靠性目标与要求、根底材料选择、关键部件与关键技术分析、应限制的主要失效模式以及应采取的可靠性设计举措、可靠性设计结果的预计和可靠性评价试验设计等.〔3〕可靠性设计方案论证〔可与产品总体方案论证同时进行〕.〔4〕设计方案的实施与评估,主要包括线路、幅员、工艺、封装结构、评价电路等的可靠性设计以及对设计结果的评估.〔5〕样品试制及可靠性评价试验.〔6〕样品制造阶段的可靠性设计评审.〔7〕通过试验与失效分析来改良设计,并进行“设计一试验一分析一改良〞循环,实现产品的可靠性增长,直到到达预期的可靠性指标.〔8〕最终可靠性设计评审.〔9〕设计定型.设计定型时,不仅产品性能应满足合同要求,可靠性指标是否满足合同要求也应作为设计定型的必要条件.6.2.2集成电路的可靠性设计指标1.稳定性设计指标半导体集成电路经过贮存、使用一段时间后,在各种环境因素和工作应力的作用下,某些电性能参数将逐渐发生变化.如果这些参数值经过一定的时间超过了所规定的极限值即判为失效,这类失效通常称为参数漂移失效,如温漂、时漂等.因此,在确定稳定性设计指标时,必须明确规定半导体集成电路在规定的条件下和规定的时间内,其参数的漂移变化率应不超过其规定值. 如某CMOS集成电路的两项主要性能参数功耗电流I OD和输出电流I OL、10H变化量规定值为：在125℃环境下工作24小时,△ I0D小于500mA；在125℃环境下工作24小时,I0L、I0H变化范围为±20%.2.极限性设计指标半导体集成电路承受各种工作应力、环境应力的极限水平是保证半导体集成电路可靠性的主要条件.半导体集成电路的电性能参数和热性能参数都有极限值的要求,如双极器件的最高击穿电压、最大输出电流、最高工作频率、最高结温等.极限性设计指标确实定应根据用户提出的工作环境要求.除了遵循标准中必须考核的工程之外,对影响产品可靠性性能的关键极限参量也应制定出明确的量值,以便在设计中采取举措加以保证.3.可靠性定量指标表征产品的可靠性有产品寿命、失效率或质量等级.假设半导体集成电路产品的失效规律符合指数分布时,寿命与失效率互为倒数关系.通常半导体集成电路的可靠性指标也可根据所遵循技术标准的质量等级分为S级、B级、B1 级.4. 应限制的主要失效模式精品文档半导体集成电路新品的研制应根据电路的具体要求和相似产品的生产、使用数据,通过可靠性水平分析,找到可能出现的主要失效模式,在可靠性设计中有针对性地采取相应的纠正举措, 以到达限制或消除这些失效模式的目的.一般半导体集成电路产品应限制的主要失效模式有短路、开路、参数漂移、漏气等,其主要失效机理为电迁移、金属腐蚀、静电放电、过电损伤、热载流子效应、闩锁效应、介质击穿、a辐射软误差效应、管壳及引出端锈蚀等.6.2.3集成电路可靠性设计的根本内容1.线路可靠性设计线路可靠性设计是在完成功能设计的同时,着重考虑所设计的集成电路对环境的适应性和功能的稳定性.半导体集成电路的线路可靠性设计是根据电路可能存在的主要失效模式,尽可能在线路设计阶段对原功能设计的集成电路网络进行修改、补充、完善,以提升其可靠性.如半导体芯片本身对温度有一定的敏感性,而晶体管在线路到达不同位置所受的应力也各不相同,对应力的敏感程度也有所不同.因此,在进行可靠性设计时,必须对线路中的元器件进行应力强度分析和灵敏度分析〔一般可通过SPICE和有关模拟软件来完成〕,有针对性地调整其中央值,并对其性能参数值的容差范围进行优化设计,以保证在规定的工作环境条件下,半导体集成电路整体的输出功能参数稳定在规定的数值范围,处于正常的工作状态.线路可靠性设计的一般原那么是：〔1〕线路设计应在满足性能要求的前提下尽量简化；〔2〕尽量运用标准元器件,选用元器件的种类尽可能减少,使用的元器件应留有一定的余量, 预防满负荷工作；〔3〕在同样的参数指标下,尽量降低电流密度和功耗,减少电热效应的影响；〔4〕对于可能出现的瞬态过电应力,应采取必要的保护举措.如在有关端口采用箝位二极管进行瞬态电压保护,采用串联限流电阻限制瞬态脉冲过电流值.2.幅员可靠性设计幅员可靠性设计是根据设计好的幅员结构由平面图转化成全部芯片工艺完成后的三维图像, 根据工艺流程根据不同结构的晶体管〔双极型或MOS型等〕可能出现的主要失效模式来审查版图结构的合理性.如电迁移失效与各部位的电流密度有关,一般规定有极限值,应根据幅员考察金属连线的总长度,要经过多少爬坡,预计工艺的误差范围,计算出金属涂层最薄位置的电流密度值以及出现电迁移的概率.此外,根据工作频率在超高频情况下平行线之间的影响以及对性能参数的保证程度,考虑有无出现纵向或横向寄生晶体管构成潜在通路的可能性.对于功率集成电路中发热量较大的晶体管和单元,应尽量分散安排,并尽可能远离对温度敏感的电路单元.3.工艺可靠性设计为了使幅员能准确无误地转移到半导体芯片上并实现其规定的功能,工艺设计非常关键.一般可通过工艺模拟软件〔如SUPREM等〕来预测出工艺流程完成后实现功能的情况,在工艺生产过程中的可靠性设计主要应考虑：〔1〕原工艺设计对工艺误差、工艺限制水平是否给予足够的考虑〔裕度设计〕,有无监测、监控举措〔利用PCM测试图形〕;精品文档〔2〕各类原材料纯度的保证程度；〔3〕工艺环境洁净度的保证程度；〔4〕特定的保证工艺,如钝化工艺、钝化层的保证,从材料、工艺到介质层质量〔结构致密度、外表介面性质、与衬底的介面应力等〕的保证.4.封装结构可靠性设计封装质量直接影响到半导体集成电路的可靠性.封装结构可靠性设计应着重考虑：〔1〕键合的可靠性,包括键合连接线、键合焊点的牢固程度,特别是经过高温老化后性能变脆对键合拉力的影响；〔2〕芯片在管壳底座上的粘合强度,特别是工作温度升高后,对芯片的剪切力有无影响.此外,还应注意粘合剂的润湿性,以限制粘合后的孔隙率；〔3〕管壳密封后气密性的保证；〔4〕封装气体质量与管壳内水汽含量,有无有害气体存在腔内；〔5〕功率半导体集成电路管壳的散热情况；〔6〕管壳外管脚的锈蚀及易焊性问题.5.可靠性评价电路设计为了验证可靠性设计的效果或能尽快提取对工艺生产线、工艺水平有效的工艺参数,必须通过相应的微电子测试结构和测试技术来采集.所以,评价电路的设计也应是半导体集成电路可靠性设计的主要内容.一般有以下三种评价电路：〔1〕工艺评价用电路设计主要针对工艺过程中误差范围的测定,一般采用方块电阻、接触电阻构成的微电子测试结构来测试线宽、膜厚、工艺误差等.〔2〕可靠性参数提取用评估电路设计针对双极性和CMOS电路的主要失效模式与机理,借助一些单管、电阻、电容,尽可能全面地研究出一些能评价其主要失效机理的评估电路.〔3〕宏单元评估电路设计针对双极型和CMOS型电路主要失效模式与机理的特点,设计一些能代表复杂电路中根本宏单元和关键单元电路的微电子测试结构,以便通过工艺流程研究其失效的规律性.6.2.4可靠性设计技术可靠性设计技术分类方法很多,这里以半导体集成电路所受应力不同造成的失效模式与机理为线索来分类,将半导体集成电路可靠性设计技术分为：〔1〕耐电应力设计技术：包括抗电迁移设计、抗闩锁效应设计、防静电放电设计和防热载流子效应设计；〔2〕.耐环境应力设计技术：包括耐热应力、耐机械应力、耐化学应力和生物应力、耐辐射应力设计；〔3〕稳定性设计技术：包括线路、幅员和工艺方面的稳定性设计.在下面几节将对这些技术进行详细阐述.精品文档6.2.5耐电应力设计技术半导体集成电路所承受过高电应力的来源是多方面的,有来自于整机电源系统的瞬时浪涌电流、外界的静电和干扰的电噪声,也有来自于自身电场的增强.此外,雷击或人为使用不当(如系统接地不良,在接通、切断电源的瞬间会引起输入端和电源端的电压逆转)也会产生过电应力. 过电流应力的冲击会造成半导体集成电路的电迁移失效、CMOS器件的闩锁效应失效、功率集成电路中功率晶体管的二次击穿失效和电热效应失效等；过电压应力那么造成绝缘介质击穿和热载流子效应等.1.抗电迁移设计电迁移失效是在一定温度下,当半导体器件的金属互连线上流过足够大的电流密度时,被激发的金属离子受电场的作用形成离子流朝向阴极方向移动,同时在电场作用下的电子通过对金属离子的碰撞给离子的动量形成朝着金属模阳极方向运动的离子流.在良好的导体中,动量交换力比静电力占优势,造成了金属离子向阳极端的净移动,最终在金属膜中留下金属离子的局部堆积(引起短路)和空隙(引起开路).MOS和双极器件对这一失效模式都很敏感,但由于MOS器件属于高阻抗器件,电流密度不大,相对而言,电迁移失效对MOS器件的影响比双极器件小. 在各种电迁移失效模型中引用较多的为下式MTF=AW P L qJ^n exp ((6.1) 式中,MTF是平均失效时间,A、p、q均为常数,W是金属条线宽,L是金属条厚度,J是电流密度,n 一般为2, E a为激活能,k是玻尔兹曼常数,T是金属条的绝对温度.为预防电迁移失效,一般采取以下设计举措：(1)在铝材料中参加少量铜(一般含2〜4%重量比),或参加少量硅(含0.3%重量比),或在铝条上覆盖Al-Cu合金.含铜的铝膜电迁移寿命是纯铝膜的40倍,但在高温下铜原子在电场作用下会迁移到PN结附近引起PN结劣化.(2)在铝膜上覆盖完整的钝化膜.(3)降低互连线中的电流密度.对于互连线厚度大于0.8 u m、宽度大于6u m的电流密度设计容限一般规定如下：有钝化层的纯铝合金条,电流密度J W5X105A/cm2；无钝化层的纯铝或铝合金条,JW2X105A/cm2；金膜,JW6X105A/cm2；其它各种导电材料膜条,JW2X105A/cm2. 对于VLSI中金属互连线的电流密度设计容限的要求应更加严格,应取JW2X105A/cm2.实际上, 这一设计容限值是导体电流、温度和温度梯度的函数.(4)增强工艺限制精度,减少铝互连线的工艺缺陷.(5)金(Au)互连线系统有很好的抗电迁移水平.为了预防形成Au-Si低熔点共晶体,需在金一硅之间引入衬垫金属,如Pt-Ti-Pt-Au结构.(6)可考虑用钼、钨、氮化钛氮化钨等高熔点金属替代铝作电极材料.2.抗闩锁设计CMOS集成电路含有n沟MOS和p沟MOS晶体管,不可预防地存在npnp寄生可控硅结构,在一定条件下,该结构一旦触发,电源到地之间便会流过较大的电流,并在npnp寄生可控硅结构中精品文档同时形成正反应过程,此时寄生可控硅结构处于导通状态.只要电源不切断,即使触发信号已经消失,业已形成的导通电流也不会随之消失,此现象即为闩锁效应,简称闩锁(Latch-up).(1)CMOS半导体集成电路产生闩锁的三项根本条件是：•外加干扰噪声进入寄生可控硅,使某个寄生晶体管触发导通.•满足寄生可控硅导通条件：上 + — 2 1(6.2)R J匚4+勺其中：a n和a p分别为npn管和pnp管的共基极电流增益；,和,分别为npn管和pnp管发射极串联电阻；R W和R S分别为npn管pnp管EB结的并联电阻.除了&「a「与外加噪声引起的初始导通电流有关外,所有以上各参数均由CMOS半导体集成电路的幅员和工艺条件决定.•导通状态的维持.当外加噪声消失后,只有当电源供应的电流大于寄生可控硅的维持电流或电路的工作电压大于维持电压时,导通状态才能维持,否那么电路退出导通状态.(2)抗闩锁的设计原那么抗闩锁可靠性设计总的原那么是：根据寄生可控硅导通条件,设法降低纵、横向寄生晶体管的电流放大系数,减少阱和衬底的寄生电阻,以提升造成闩锁的触发电流阈值,破坏形成正反应的条件.(3)幅员抗闩锁设计•尽可能增加寄生晶体管的基区宽度,以降低其8.对于横向寄生晶体管,应增加沟道MOS 管与P沟道MOS管的间距；对纵向寄生晶体管,应增加阱深,尽可能缩短寄生晶体管基极与发射极的n+区与p+区的距离,以降低寄生电阻.尽可能多开设电源孔和接地孔,以便增长周界；电源孔尽量设置在P沟道MOS管与P阱之间,接地孔开设在靠近P沟道MOS管的P阱内,尽量减少P 阱面积,以减少寄生电流.•采用阻断环结构,如图6.1所示.•采用保护环结构,如图6.2所示.•采用伪集电极结构,如图6.3所示.图6.1 CMOS电路防闩锁的阻断环结构精品文档P MQS的保沪讣nMQS的保炉图6.2 CMOS电路防闩锁的保护结构PMOS r图6.3体硅CMOS电路伪集电极结构及等效电路(4)工艺抗闩锁设计•采用掺金、本征吸杂、中子或电子辐照等方法,以降低寄生晶体管的电流放大系数；•在低阻的n+衬底上生长n-外延层,再作p阱和n+、p+源接触,形成低阻衬底来降低衬底寄生电阻；•用肖特基势垒代替扩散结制作MOS管的源区和漏区.由于肖特基势垒结发射效率比pn结低得多,可大大削弱闩锁效应；•采用在绝缘衬底上生长硅外延层的CMOS/SOI工艺技术.3.防静电放电设计静电放电(ESD)失效可以是热效应,也可以是电效应,这取决于半导体集成电路承受外界过电应力的瞬间以及器件对地的绝缘程度.假设器件的某一引出端对地短路,那么放电瞬间产生电流脉冲形成焦耳热,使器件局部金属互连线熔化或芯片出现热斑,以致诱发二次击穿,这就属于热效应. 假设器件与地不接触,没有直接电流通路,那么静电源不是通过器件到地直接放电,而是将存贮电荷传到器件,放电瞬间表现为产生过电压导致介质击穿或外表击穿,这就属于静电效应.预防半导体集成电路静电放电失效的设计举措主要有：(1)MOS器件防静电放电效应设计.图6.4为场效应管静电保护电路,图6.5为二极管防静电保护电路.精品文档〔2〕双极型器件防静电放电失效设计.图6.6为双极型器件防静电保护电路.〔3〕 CMOS器件防静电放电失效设计.图6.7是CMOS器件防静电保护电路.以上防静电保护电路中选用的元件一般要求具有高耐压、大功耗和小动态电阻,使之具有较强的抗静电水平.同时,还要求具有较快的导通速度和小的等效电容,以减少保护电路对电路性能的影响.图6.5 MOS器件二极管防静电保护电路〔a〕保护电路；〔b〕结构剖面图；〔c〕等效电路精品文档图6.6双极型器件静电保护电路〔a〕限流电阻；〔b〕钳位二极管“IL吐\L多X电阻叫书^i।不・1 ' .一■I保护电路〔a〕图6.7 CMOS器件防静电保护电路〔a〕采用多晶硅电阻；〔b〕采用扩散电阻4.防热载流子效应设计防热载流子效应设计主要是采取减弱MOS场效应晶体管漏极附近电场强度的结构,一般通过工艺来形成轻掺杂漏极〔LDD〕结构.首先对产品硅栅极进行掩膜形成n+区,再用化学气相淀积〔CVD〕技术把氧化膜淀积在整个芯片上,再利用各向异性刻蚀在多晶硅栅极侧面形成CVD氧化膜侧壁.对这个侧壁进行掩膜,便形成高浓度区n+.由于在LDD结构中n-、n+区是分别形成的,便于各区选取最正确浓度.这种工艺易于形成,重复性也好,是行之有效的方法.图6.8为LDD结构和普通结构电场强度的比拟.图6.9和图6.10分别为改良的LDD结构,即埋层LDD结构〔BLDD〕和双注入100结构〔DI-LDD〕.精品文档图6.8 LDD 结构和普通结构电场强度的比拟6.2.6耐环境应力设计技术1 .耐热应力设计(1)热应力引起半导体集成电路的失效热应力引起的失效可以分为两种情况：•由于高温而引起的失效.高温可能来自四周环境温度升高,也可能来自电流密度提升造 成的电热效应.温度的升高不仅可以使器件的电参数发生漂移变化,如双极器件的反向漏电流 和电流增益上升,MOS 器件的跨导下降,甚至可以使器件内部的物理化学变化加速劣化,缩短器件 寿命或使器件烧毁,如加速铝的电迁移、引起开路或短路失效等.•温度剧烈变化引起的失效.温度变化可以在具有不同的热膨胀系数的材料内形成不匹配应 力,造成芯片与管脚间的键合失效、管壳密封性失效和器件某些材料的热疲劳劣化.半导体集成电路集成度、功率密度的不断提升和封装管壳的不断减少,使热应力引起的可靠 性问题变得更加突出.(2)反映半导体集成电路热性能的主要参数反映半导体集成电路热性能的主要参数有两个,即器件的最高允许结温T m 和热阻R T .它们 精品文档■ 一圮重打辕tH J a r离界口一£/封蚂也留S2帏a 10 图6.9埋层LDD 结构图6.10双注入LDD 结构用来表征半导体集成电路的耐热极限和散热水平.半导体集成电路工作所消耗的功率会转换成热量,使电路的结温上升.当结温高于环境温度7；时,热量靠温差形成的扩散电流由芯片通过管壳向外散发,散发出的热量随温差的增大而增加,当结温上升到耗散功率能全部变成散发热量时, 结温不再上升,这时电路处于动态热平衡状态.平衡时结温的大小取决于耗散功率和电路的散热水平,耗散功率越大或电路的散热水平越差,结温就高；热阻越大那么表示散热水平越差.(3)耐热应力设计的方法半导体集成电路的热设计就是尽力预防器件出现过热或温度交变诱生失效,主要包括：•管芯热设计.主要通过幅员的合理布局使芯片外表温度尽可能均匀分布,预防出现局部的过热点.•封装键合热设计.主要通过合理选择封装、键合和烧结材料,尽可能降低材料之间的热不匹配性,预防出现过大的热应力.半导体集成电路常用材料的典型热特性值见表6.1.•管壳热设计.应着重考虑功率器件应具有足够大的散热水平.对于耗散功率较大的集成电路,为了改善芯片与底座接触良好,多采用芯片反面金属化和选用绝缘性与导热性好的氧化镀陶瓷,以增加散热水平.采用不同标准外壳封装的半导体集成电路热阻的典型值见表6.2.•为了使半导体集成电路能正常地、长期可靠地工作,必须规定一个最高允许结温T.m.综合各种因素,微电子器件的最大允许结温为：塑料封装硅器件一般为125〜150℃,金属封装硅器件一般为150〜175℃,锗器件一般为70〜90℃.112.耐机械应力设计半导体集成电路在运输和使用现场中将受到各种形式机械环境因素的作用,其中最常见、影 响最大的是振动和冲击.此外,离心、碰撞、跌落、失重、声振等机械作用也会对半导体集成电 路施加不同程度的机械应力.(1)振动和冲击对半导体集成电路性能的影响•振动的影响.振动是周期性的施加大小交替的力.根据力的作用频率不同,振动可分为固 定频率、周期变频和随机性振动等三种情况.通常遇到的振动是在一定范围内的随机振动,随机 振动实际可能到达0〜10000Hz ,电子产品受振动影响的频率范围通常为20〜2000Hz .一般认为, 低于20Hz 或高于2000Hz 频率是平安的.半导体集成电路在机械振动的反复作用下,机械构件会 产生疲劳损伤,使其结构松动,特别容易发生引线断裂、开焊、局部气密封接处出现裂缝等,轻 那么引起参数变化,重那么造成失效.特别是,当半导体集成电路本身的固有频率在设备的振动频率 谱范围内时,会出现共振现象.共振将使半导体集成电路的引线疲劳,使参数发生不可逆的变化而失效.此外,过大的振幅可能使脆性材料断裂,热性材料变形,造成产品结构严重损坏.•冲击的影响.冲击是对产品施加突发性的力,其加速度很大,致使半导体集成电路在瞬间 受到强烈的机械冲击,可造成电路的机械结构损坏,也可造成内引线的键合点脱开或内引线折断 而引起开路失效.此外,还会使芯片产生裂纹或与管座脱离.在各种环境条件下的冲击加速度如 表6.3所示.精品文档12。

封装的可靠度认证试验元器件的可靠性可由固有的可靠性与使用的可靠性组成。

其中固有可靠性由元器件的生产单位在元器件的设计，工艺和原材料的选用等过程中的质量的控制所决定，而使用的可靠性主要由使用方对元器件的选择，采购，使用设计，静电防护和筛选等过程的质量控制决定。

大量的失效分析说明，由于固有缺陷导致的元器件失效与使用不当造成的失效各占50%，而对于原器件的制造可分为微电子的芯片制造和微电子的封装制造。

均有可靠度的要求。

其中下面将介绍的是封装的可靠度在业界一般的认证。

而对于封装的流程这里不再说明。

1．焊接能力的测试。

做这个试验时，取样数量通常用高的LTPD的低数目（LTPD=50%=5PCS）。

测试时须在93度的水流中浸过8小时，然后，如为含铅封装样品，其导线脚就在245度（+/-5度误差）的焊材中浸放5秒；如是无铅封装样品，其导线脚就在260度（+/-5度误差）焊材中浸放5秒。

过后，样品在放大倍率为10-20X的光学显微镜仪器检验。

验证的条件为：至少导线脚有95%以上的面积均匀的沾上焊材。

当然在MIS-750D的要求中也有说明可焊性的前处理方法叫水汽老化，是将被测样品暴露于特制的可以加湿的水蒸汽中8+-0.5小时,,其实际的作用与前面的方法一样.之后要进行干燥处理才能做浸锡处理。

2．导线疲乏测试。

这测试是用来检验导线脚接受外来机械力的忍受程度。

接受试验的样品也为LTPD的低数目（LTPD=50%=5PCS），使试样放在特殊的仪器上，如为SOJ或TSOP型封装的小产品，应加2OZ的力于待测脚。

其它封装的产品，加8OZ于待测脚上。

机器接着使产品脚受力方向作90度旋转，TSOP的封装须旋转两次，其它封装的要3次旋转。

也可以根据实际情况而定。

然后用放在倍数为10-20X 倍的放大镜检验。

验证的条件为：导线脚无任何受机械力伤害的痕迹。

3.晶粒结合强度测试。

作这样的测试时，样品的晶粒须接受推力的作用，然后用放大倍数10-20X 的光学仪器检验。

构造，生产流程评价法（TEG 芯片）日立超LSI 系统股份有限公司堀内整针对半导体器件的开发，应用了TEG （Test Element Group，测试元件组）芯片来评估半导体的结构及组装流程，随着半导体器件日趋高功能化，对其构成材料、组装设备等的开发，使用TEG 芯片评价方法显得很重要。

在这里将针对封装器件的开发，对有效的TEG 芯片及其评价方法作一说明。

TEG 芯片随着半导体芯片的多引脚、窄小凸点间距化，以及封装件的多引脚、高功能化，所要求的封装技术水平也在提高，从表面贴装向立体SiP （System in Package，系统级封装）极速地发展进化。

另一方面，产品的生命周期在缩短，就迫切要求缩短产品的开发时间，对于封装开发，能否平稳地从产品试做开发向产品生产过渡，是左右产品成败的重要因素。

对于这种状况，与封装技术相关的各种材料、设备、装置、封装器件厂商等，进行产品性能的预前评估、谋求缩短开发周期是很有必要的，以产品为模型作为评价用芯片就是使用的TEG 芯片。

TEG 芯片的种类大致分为，（1）金（属）线键合，能与倒装芯片连接，是可以用来测试电气连接（Daisy Chain，菊花图形）的芯片，（2）压电电阻，含有发热电阻等器件，可以用来测试组装后的应力、热电阻的芯片。

用这类TEG 芯片可以对金（属）线键合、倒装芯片连接等的连接部位的观察、连接部位可靠性评价、封装件构造进行评估。

各种TEG 芯片的说明（1）金属线键合，钉头凸点（评价）用TEG 芯片通用性高的半导体制品，主要是通过键合（工艺）实现芯片与中间载体相连，为达成多引脚化、芯片小型化的要求，微小间距的键合（工艺）是不可欠缺的。

为应对微小间距技术的提升，如图1所所示，使用了TEG 芯片来评价键合状况。

另外，现存的芯片必须加工形成供金线键合技术应用的钉头凸点才可实现倒装芯片封装，因为通用芯片是主流，故必须考虑芯片尺寸和凸点间距等多种多样的产品品种，对金/铝合金层等连接部位的金属间化合物、来自组成材料的污染等的解析和评价是非常重要的。

浅谈集成电路封装过程中的风险评估毕业进入集成电路封装这个行业马上15年了，工作地点换了三个：张江、青浦、江阴，企业也换了三个台资、外资和民营。

从维修工程师、初级制程工程师到制程工程师，再到新产品导入经理，转入客服工程部门做经理；从自己给客户调试产品，到教工程师给客户做产品，再到跨部门协调大家给客户导入产品。

所谓“久病成医”吧，我非常乐意分享一点自己对封装过程中风险评估的浅显理解，希望对有需要的公司、朋友提供一点帮助，希望祖国的的半导体产业早日强大。

大体而言集成电路产业可分为三个阶段：电路设计，晶圆制造，封装测试。

电路设计大体是一群电路系统毕业的学霸搞出来的(因为学霸，所以高薪)，他们把设计好电路给晶圆制造厂(台积电、联电、中芯国际……)，最后圆片从晶圆厂发货到封装测试厂(日月光、安靠、长电科技……)。

简而言之的流程就这样啦，如果想知道更加详细的可以去咨询下度娘。

图1刚入行的时候，师傅就告诫说：千万别把圆片摔坏了，一片等于一辆宝马。

现在知道圆片本身的价格只是百万分之一，最低端的芯片工艺从设计出来到成功流片至少百万人民币，而高端的5纳米工艺，那就是天文数字据说到了4~5亿美金。

试想如果芯片流片成功，不能正常封装、量产、没法按计划推向市场，那将是多么悲剧的一件事情，轻则伤筋动骨掉几斤肉，重则公司关门大吉、人去楼空。

市场的事情让市场去说，技术的事情让搞技术的人来谈。

作为封装厂客服部门的工作人员，建议设计公司在项目启动之初就要和封装厂进行系统的TRA技术风险评估(TRA：Technical Risk Assessment)对接工作，防患于未然。

图2一般来说，设计公司与封装工厂做TRA对接的最佳节点有4个：封装选型、项目启动之初，封装定版、样品制作、Pre-Qual.阶段，Formal Qual.封装测试和可靠性阶段，预量产阶段。

1．封装选型、项目启动之初的TRA通常而言，初创设计公司都会去照抄竞争对手的样品封装，形成Pin-To-Pin的替换关系，便于打开终端市场，掘取第一桶金。

半导体集成电路可靠性测试和数据处理摘要：半导体集成电路工艺误差及其相关因素直接影响着其自身的可靠性。

因此，为了有效的提高半导体集成电路工艺的可靠性，降低产品成本，相关技术人员应该针对半导体集成电路进行可靠性测试，并合理的选择数据处理方法。

基于此，本文对半导体集成电路可靠性测试和数据处理进行了深入的研究，以供相关的工作人员参考借鉴。

关键词：半导体集成电路；可靠性测试；数据处理1半导体集成电路的可靠性测试的相关概述1.1半导体的可靠性在研究半导体式集成电路的行业中，我国主要利用被动筛选的方式检测产品的可靠性。

然而，这种方法的成本高、周期长，也无法根本性的提高半导体集成电路可靠性。

因此，要深入探讨和分析半导体集成电路的应用条件，探讨不同环境中集成电路器件失效、性能退化而出现的物理反应和诱发应力，以出现的诱发应力与物理反应参数对集成电路产品的可靠性进行设计。

在对半导体集成电路进行研究的过程中，要综合考虑优化和加固封装、线路和版图，保证器件寿命期限内电参数持续保持正常。

1.2半导体集成电路工艺的可靠性在研究集成电路产品的可靠性中，要分析制造技术会如何影响到半导体式集成电路使用的可靠性，对保证可靠性的工艺流程进行着重控制与监测，构建评价集成电路产品制作工艺可靠性的规范化程序和有效方法，这些程序与有效方法能够促进对半导体式集成电路可靠性的研究。

在评价和控制工艺可靠性的研究中，基本出发点是保证工艺的可靠性，从而保障产品的可靠性。

在研究工艺中，要依据不同的失效原理设计测试微电子可靠性的结构，并组织实施加速试验，得到失效机理下产品的有关参数和信息，在测试微电子的结构中构建可靠性测试与设备可靠性之间的联系，保证工艺具有较高的可靠性。

在工艺可靠性探索中，可以有效控制载体中生产集成电路的流程，借助我国生产集成电路已有生产线，以此为基础研究恰当的评价方法和控制集成电路可靠性的方法，以圆片级和封装级的LR为基础，建立评价工艺可靠性的平台。

半导体封装材料的热膨胀与可靠性分析在现代电子产品中，封装材料发挥着至关重要的作用。

作为半导体器件的保护层，封装材料既要具备良好的机械性能，又要具备良好的导热和电绝缘性能。

然而，封装材料在工作过程中面临着热膨胀引起的应力和可靠性问题。

针对这些问题，研究人员进行了大量的研究和分析。

首先，让我们来了解半导体封装材料的热膨胀特性。

热膨胀是物质受热时发生体积或长度变化的现象。

在半导体器件中，封装材料与芯片和PCB之间存在热膨胀不匹配的问题。

当封装材料在工作过程中受热膨胀时，由于其与其他组件的热膨胀系数不同，就会产生应力，从而可能引发破裂、松动或者其他可靠性问题。

为了进一步了解热膨胀对封装材料可靠性的影响，我们需要分析封装材料的机械性能。

通常，材料的刚度和韧度是评价其机械性能的两个重要指标。

刚度指的是材料在外力作用下的抵抗能力，而韧度则指的是材料在受力过程中的变形能力。

封装材料需要具备足够的刚度来确保器件的稳定性，同时还要具备足够的韧度来抵抗外界环境的冲击。

半导体器件的封装过程中，常常会使用高温固化胶。

这种胶材料在固化过程中会产生热膨胀，进一步增加了封装材料的热膨胀不匹配问题。

因此，研究人员提出了各种方法来减轻热膨胀对封装材料可靠性的影响。

例如，可以通过调整封装材料的成分和结构来改变其热膨胀特性。

同时，可以采用复合材料结构，将有高热膨胀系数的材料与有低热膨胀系数的材料相结合，以减少热膨胀不匹配引起的应力问题。

除了热膨胀不匹配问题外，封装材料的可靠性还受到其他因素的影响，比如温度和湿度等环境因素。

在高温和高湿度环境下，封装材料可能会发生老化、氧化或者水解等问题，从而导致性能下降或者甚至失效。

为了保证封装材料的可靠性，研究人员还提出了各种方法和措施，比如在封装过程中加入湿敏剂、采用防潮包装等。

总之，半导体封装材料的热膨胀与可靠性分析是一个复杂而重要的问题。

通过研究封装材料的热膨胀特性和机械性能，我们可以更好地了解其受热扩散引起的应力问题，并通过调整材料的成分和结构来减轻热膨胀不匹配带来的压力。

《SiCGaN功率半导体封装和可靠性评估技术》阅读记录目录一、内容概要 (1)二、SiCGaN功率半导体封装技术 (2)1. SiCGaN材料的基本性质 (3)2. 封装技术的关键因素分析 (4)3. 常见的SiCGaN功率半导体封装结构 (5)三、SiCGaN功率半导体封装工艺 (6)1. 材料选择与制备工艺 (7)2. 焊接工艺技术 (9)3. 密封工艺技术 (10)4. 防腐工艺技术 (12)四、SiCGaN功率半导体可靠性评估技术 (13)1. 可靠性评估指标体系建立 (15)2. 可靠性测试方法与标准 (16)3. 影响因素分析与改进措施 (17)五、案例分析 (19)六、未来展望 (20)七、总结 (21)一、内容概要引言：简要介绍SiCGaN功率半导体的重要性，以及封装和可靠性评估技术在提高器件性能和使用寿命方面的关键作用。

基本概念：阐述SiCGaN功率半导体的基础知识，包括材料特性、器件结构等。

封装技术：详细介绍SiCGaN功率半导体的封装过程，包括封装材料、封装工艺、封装结构等，并探讨不同封装技术对器件性能的影响。

可靠性评估方法：阐述SiCGaN功率半导体可靠性评估的重要性，介绍常用的可靠性评估方法，如电学性能测试、热学性能测试、机械性能测试等，并分析各种方法的优缺点。

可靠性影响因素：探讨影响SiCGaN功率半导体可靠性的因素，如温度、湿度、电压波动等外部环境因素，以及材料缺陷、工艺误差等内部因素。

案例分析：通过实际案例，分析SiCGaN功率半导体在封装和可靠性评估过程中遇到的问题及解决方案。

发展趋势：展望SiCGaN功率半导体封装和可靠性评估技术的发展趋势，包括新材料、新工艺、新方法等。

总结全书内容，强调封装和可靠性评估技术在SiCGaN功率半导体领域的重要性，以及对未来技术发展的期待。

二、SiCGaN功率半导体封装技术随着电力电子技术的不断发展，高功率、高频、高温等领域对半导体器件的需求不断增加。

封装的可靠度认证试验元器件的可靠性可由固有的可靠性与使用的可靠性组成。

其中固有可靠性由元器件的生产单位在元器件的设计，工艺和原材料的选用等过程中的质量的控制所决定，而使用的可靠性主要由使用方对元器件的选择，采购，使用设计，静电防护和筛选等过程的质量控制决定。

大量的失效分析说明，由于固有缺陷导致的元器件失效与使用不当造成的失效各占50%，而对于原器件的制造可分为微电子的芯片制造和微电子的封装制造。

均有可靠度的要求。

其中下面将介绍的是封装的可靠度在业界一般的认证。

而对于封装的流程这里不再说明。

1．焊接能力的测试。

做这个试验时，取样数量通常用高的LTPD的低数目（LTPD=50%=5PCS）。

测试时须在93度的水流中浸过8小时，然后，如为含铅封装样品，其导线脚就在245度（+/-5度误差）的焊材中浸放5秒；如是无铅封装样品，其导线脚就在260度（+/-5度误差）焊材中浸放5秒。

过后，样品在放大倍率为10-20X的光学显微镜仪器检验。

验证的条件为：至少导线脚有95%以上的面积均匀的沾上焊材。

当然在MIS-750D的要求中也有说明可焊性的前处理方法叫水汽老化，是将被测样品暴露于特制的可以加湿的水蒸汽中8+-0.5小时,,其实际的作用与前面的方法一样.之后要进行干燥处理才能做浸锡处理。

2．导线疲乏测试。

这测试是用来检验导线脚接受外来机械力的忍受程度。

接受试验的样品也为LTPD的低数目（LTPD=50%=5PCS），使试样放在特殊的仪器上，如为SOJ或TSOP型封装的小产品，应加2OZ的力于待测脚。

其它封装的产品，加8OZ于待测脚上。

机器接着使产品脚受力方向作90度旋转，TSOP的封装须旋转两次，其它封装的要3次旋转。

也可以根据实际情况而定。

然后用放在倍数为10-20X 倍的放大镜检验。

验证的条件为：导线脚无任何受机械力伤害的痕迹。

3.晶粒结合强度测试。

作这样的测试时，样品的晶粒须接受推力的作用，然后用放大倍数10-20X 的光学仪器检验。

塑封器件失效机理及其可靠性评估技术1引言塑封器件是指以树脂类聚合物为材料封装的半导体器件，其固有的特点限制了塑封器件在卫星、军事等一些高可靠性场合的使用。

虽然自70年代以来，大大改进了封装材料、芯片钝化和生产工艺，使塑封器件的可靠性得到很大的提高，但仍存在着许多问题。

这些潜在的问题无法通过普通的筛选来剔除，因此，要研究合适的方法对塑封器件的可靠性加以评定。

2失效模式及其机理分析塑封器件在没有安装到电路板上使用前，潮气很容易入侵，这是由于水汽渗透进树脂而产生的，而且水汽渗透的速度与温度有关。

塑封器件的许多失效机理，如腐蚀、爆米花效应等都可归结为潮气入侵。

2.1腐蚀潮气主要是通过塑封料与外引线框架界面进入加工好的塑封器件管壳，然后再沿着内引线与塑封料的封接界面进入器件芯片表面。

同时由于树脂本身的透湿率与吸水性，也会导致水汽直接通过塑封料扩散到芯片表面。

吸入的潮气中，如果带有较多的离子沾污物，就会使芯片的键合区发生腐蚀。

如果芯片表面的钝化层存在缺陷，则潮气会侵入到芯片的金属化层。

无论是键合区的腐蚀还是金属化层的腐蚀，其机理均可归结为铝与离子沾污物的化学反应：由于水汽的浸入，加速了水解物质(Cl -，Na+)从树脂中的离解，同时也加速了芯片表面钝化膜磷硅玻璃离解出(PO4)3-。

(1)在有氯离子的酸性环境中反应2Al±6HClf 2AlCl3±3H 2Al+3Clf AlCl3+3e-AlC13fAi(OH)2 +HCl(2)在有钠离子的碱性环境中反应2Al+2NaOH+2H20f 2NaAlO 2+3H2Al+3(0H)- f Al(OH)3+3e-2Al(OH)3fAi2 O3+3H2O腐蚀过程中离解出的物质由于其物理特性改变，例如脆性增加、接触电阻值增加、热膨胀系数发生变化等，在器件使用或贮存过程中随着温度及加载电压的变化，会表现出电参数漂移、漏电流过大，甚至短路或开路等失效模式，且有些失效模式不稳定，在一定条件下有可能恢复部分器件功能，但是只要发生了腐蚀，对器件的长期使用可靠性将埋下隐患。