西工大数字集成电路实验 实验课2 反相器(下)

数电实验2一．实验目的1.学习并掌握硬件描述语言（VHDL 或 Verilog HDL）；熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。

2.熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。

3.熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。

4.熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。

二.实验设备1.Quartus开发环境2.ED0开发板三.实验内容要求1：编写一个异或门逻辑电路，编译程序如下。

1）用 QuartusII 波形仿真验证；2）下载到DE0 开发板验证。

要求2：编写一个将二进制码转换成 0-F 的七段码译码器。

1）用 QuartusII 波形仿真验证；2）下载到 DE0 开发板，利用开发板上的数码管验证。

要求3：编写一个计数器。

1）用QuartusII 波形仿真验证；2）下载到 DE0 开发板验证。

要求4：编写一个能实现占空比 50%的 5M 和50M 分频器即两个输出，输出信号频率分别为 10Hz 和 1Hz。

1）下载到 DE0 开发板验证。

（提示：利用 DE0 板上已有的 50M 晶振作为输入信号，通过开发板上两个的 LED 灯观察输出信号）。

2）电路框图如下：扩展内容：利用已经实现的 VHDL 模块文件，采用原理图方法，实现 0-F 计数自动循环显示，频率 10Hz。

（提示：如何将 VHDL 模块文件在逻辑原理图中应用，参考参考内容 5）四.实验原理1.实验1实现异或门逻辑电路，VHDL源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY EXORGATE ISPORT(A,B:IN STD_LOGIC;C:OUT STD_LOGIC);END EXORGATE;ARCHITECTURE fwm OF EXORGATE ISBEGINC<=A XOR B;END;2.实验2实现一个将二进制码转换成0-F的七段译码器，VHDL源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY sevendecoder ISPORT (data_in:IN STD_LOGIC_VECTOR(3 DOWNTO 0);dis_out:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END sevendecoder;ARCHITECTURE fwm OF sevendecoder ISBEGINPROCESS(data_in)BEGINCASE data_in ISWHEN"0000"=>dis_out<="1000000";--显示 0WHEN"0001"=>dis_out<="1111001";--显示 1WHEN"0010"=>dis_out<="0100100";--显示 2WHEN"0011"=>dis_out<="0110000";--显示 3WHEN"0100"=>dis_out<="0011001";--显示 4WHEN"0101"=>dis_out<="0010010";--显示 5WHEN"0110"=>dis_out<="0000010";--显示 6WHEN"0111"=>dis_out<="1111000";--显示 7WHEN"1000"=>dis_out<="0000000";--显示 8WHEN"1001"=>dis_out<="0010000";--显示 9WHEN"1010"=>dis_out<="0001000";--显示 AWHEN"1011"=>dis_out<="0000011";--显示 bWHEN"1100"=>dis_out<="1000110";--显示 CWHEN"1101"=>dis_out<="0100001";--显示 dWHEN"1110"=>dis_out<="0000110";--显示 EWHEN"1111"=>dis_out<="0001110";--显示 FWHEN OTHERS=> dis_out<="1111111";--灭灯，不显示END CASE;END PROCESS;END fwm;3.实验3完成一个计数器，VHDL源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter ISPORT ( clk,RST : IN STD_LOGIC;DOUT : OUT STD_LOGIC_VECTOR (3 DOWNTO 0); --四位计数COUT : OUT STD_LOGIC); --进位位END counter;ARCHITECTURE fwm OF counter ISSIGNAL Q1 : STD_LOGIC_VECTOR (3 DOWNTO 0);BEGINPROCESS(clk,RST)BEGINIF RST = '0' THEN Q1<=(OTHERS => '0'); COUT<= '0';ELSIF clk'EVENT AND clk='1' THENQ1<=Q1+1;COUT<= '0';IF Q1 >= "1001" THEN Q1<=(OTHERS => '0'); COUT<= '1';END IF;END IF;END PROCESS;DOUT<=Q1 ;END fwm;4.实验4编写一个能实现占空比 50%的 5M 和50M 分频器即两个输出，输出信号频率分别为 10Hz 和 1Hz，VHDL源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY fpq ISPORT(clk:IN STD_LOGIC;clk_out,clk_out1:OUT STD_LOGIC);END fpq;ARCHITECTURE fwm OF fpq ISCONSTANT m : INTEGER:= 25000000; --50M 分频到 1Hz 时=25000000。

一、实验目的：
1、熟悉T-spice的使用，并且熟练掌握。

2、仿真出反相器的输出曲线，并观察它的特性。

二、实验原理：
CMOS反相器由一个P沟道增强型MOS管和一个N沟道增强型MOS管串联组成。

通常P 沟道管作为负载管，N沟道管作为输入管。

两个MOS管的开启电压VGS(th)P<0，VGS(th)N >0，通常为了保证正常工作，要求VDD>|VGS(th)P|+VGS(th)N。

若输入vI为低电平(如0V)，则负载管导通，输入管截止，输出电压接近VDD。

若输入vI为高电平(如VDD)，则输入管导通，负载管截止，输出电压接近0V。

三、实验步骤：
1、画出反相器的仿真图
实验小结：
通过这次Hspice仿真反相器的上机实验，我收获颇多。

第一、我更加熟悉了Hspice 仿真环境的使用，对T-spice更加的熟练。

这将对我以后再做其它实验奠定了良好的基础。

第二、以前只在课堂上听老师讲授那些反相器的原理和输出曲线等，但自己的意识当中对反相器的工作还是很疑惑，在做完这个仿真实验后，才恍然大悟，觉得反相器原来就是这么回事。

第三、反相器是我们学习数字集成电路的桥梁，我们后续将会用它进行许多的设计，所以这次实验的重要度是很高的。

我非常的重视这次实验。

实验二、反相器(上)一、分析电路，解答下面的问题1.这个电路是不是反相器，为什么？该门属于有比逻辑，还是无比逻辑，为什么?是。

因为当Vin=1时，下拉网络导通，Vout=0；当Vin=0时，M1截止，Vout经RL充电至1，所以是反相器。

有比逻辑。

因为上拉网络始终导通，所以当下拉网络导通时存在竞争，所以是有比逻辑。

2.计算出这个电路的V OH V OL及V IH V IL。

（计算可先排除速度饱和的可能）V in=0时，V OH=2.5VV in=2.5时,假设NMOS 工作在临界饱和区：AI V R I vV V V A I V V L W K I D out L D T in out D T in D61142`1073.55.207.243.05.21039.7)(2/--⨯=⇒+=⎪⎩⎪⎨⎧=-=-=⨯=⇒-⨯=这样的话根据D D I I <1，器件实际工作在线性区⎪⎪⎪⎩⎪⎪⎪⎨⎧=+=--=v V V R I V V V V L W KI in OL L D OL OL T in D 5.25.2]2)[(2`6`10115-⨯=K 将， 5.0/5.1=L W，43.0=T V代入kohm R L 75=解得：=OL V 0.04633V由图得：V OH =2.5V, V OL =0.0356V. 当out in V V =时，NMOS 工作在饱和区⎪⎩⎪⎨⎧+=-⨯=outL D T in DV R I V V L W K I 5.2)(2/2`反相器阈值电压===out in M V V V 0.7932 此时-6.8978)43.0(875.255.2,)43.0(9375.125.22=--==--=in VinVoutin out V d d g V V ⎪⎪⎩⎪⎪⎨⎧=--==+=0.5458||0.9082||g V V V V g V V V M OH M IL M M IH由图得：V IH =0.881V, V IL =0.0378V. SP 文件：.TITLE 1.2UM CMOS INVERTER .options probe.options tnom=25.options ingold=2 limpts=30000 method=gear.options lvltim=2 imax=20 gmindc=1.0e-12.protect.lib'C:\synopsys\cmos25_level49.lib' TT.unprotect.global vddMn out in 0 0 NMOS W=1.5u L=0.5u *（工艺中要求尺寸最大0.5u）RL OUT V DD 75kVDD VDD 0 2.5VVIN IN 0 0.DC VIN 0 2.5V 0.1V.op.probe dc v(out).end3.分析电路噪声容限。

数字电子技术基础实验报告题目：实验二组合电路实验设计小构成员：小构成员：实验二组合电路实验设计一、实验目的1.经过实验的方法学习数据选择器的电路结构和特色2.掌握数据选择器的逻辑功能及其基本应用3.经过实验的方法学习 74LS138的电路结构和特色4.掌握 74LS138的逻辑功能及其基本应用二、实验要求要求一：参照参照内容，调用MAXPLUSII 库中的组合逻辑器件74153 双四数据选择器和 7400 与非门，用原理图输入方法实现一位全加器。

（MULTISIM仿真和FPGA实现）要求二：参照参照内容，调用MAXPLUSII 库中的组合逻辑器件74138 三线八线译码器和 7420 与非门，用原理图输入方法实现一位全减器。

（MULTISIM仿真和FPGA实现）要求三：参照参照内容，调用MAXPLUSII 库中的组合逻辑器件74138 三线八线译码器和门电路，用原理图输入方法实现一个两位二进制数值比较器。

（MULTISIM 仿真和 FPGA 实现）三、实验设施（1）电脑一台；（2）数字电路实验箱；（3）数据线一根。

四、实验原理Multisim的模拟电路编程原理Quartus II的模拟电路编译、波形仿真及目标器件写入的基本应用数字电路逻辑表达式变换的基本知识数据选择器和译码器的电路结构及其特色实验开发板的基本使用知识五、实验内容1、调用 MAXPLUSII 库中的组合逻辑器件 74153双四数据选择器和 7400与非门，用原理图输入方法实现一位全加器。

（ MULTISIM仿真和 FPGA 实现）（1）建立真值表、卡诺图及降维卡诺图真值表：真值表：S1卡诺图：C0卡诺图：降维卡诺图：（2）逻辑表达式变换过程（3）原理图（ Multisim 和QuartusII 中绘制的原理图）：Quartus II中原理图Multisim中原理图（4）波形仿真：（5）记录电路输出结果A B C S C000000001100101001101100101010111001111112、调用MAXPLUSII库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。

数字集成电路设计课程实验报告姓名:班级:学号:指导老师:实验时间:实验地点:实验一:设计一个反相器一、实验目的1、学习及掌握cadence 图形输入及仿真方法；2、掌握基本反相器的原理与设计方法；3、掌握反相器电压传输特性曲线VTC 的测试方法；4、分析电压传输特性曲线，确定五个关键电压OH V 、OL V 、IH V 、IL V 、TH V 。

二、实验内容本次实验主要是利用cadence 软件来设计一基本反相器(inverter)，并利用仿真工具Analog Artist(Spectre)来测试反相器的电压传输特性曲线(VTC, Voltage transfer characteristic curves)，并分析其五个关键电压:输出高电平OHV 、输出低电平OLV 、输入高电平IHV 、输入低电平ILV 、阈值电压THV 。

1、在cadence 环境中绘制的反相器原理图如图一所示。

值得注意的是应将NMOS 的衬底接地（GND ），而相应的应将PMOS 的衬底接电源（VDD ），这样不仅能消除体效应，而且还能够减弱闩锁效应（在NMOS 实现中并不存在）。

2、在Analog Environment 中，对反相器进行瞬态分析(tran)，仿真时间设置为4ns 。

其输入输出波形如图二所示。

三、实验环境 软件:Cadence硬件:计算机四、实验结果由图可以看出：输出高电平5OH V V =、输出低电平0OL V V =、输入高电平 3.15IH V V =、输入低电平 2.24IL V V =、阈值电压 2.66TH V V =。

所以，噪声容限为：2.240 2.24L IL OL NM V V V =-=-= 53.15 1.85H OH IH NM V V V =-=-=实验二:设计一个水位控制器一、设计要求1、给出满足题目要求的电路图；2、根据设计目标，计算各MOS 管的尺寸；3、对电路进行仿真，仿真内容包括：直流输入范围、直流输出范围；4、对结果进行分析。

数字集成电路实验报告西北工业大学2014年5月12日星期一实验二、反相器（下）三、分析如下电路，解答下面的问题。

上面的电路用两种方式实现了反相器。

左图只使用了NMOS，右图则使用了CMOS（NMOS 和PMOS）。

试完成：ΦF=‐0.3V1．仿真得到两个电路的VTC 图形黄色的线条表示的是第一个反相器的电压传输特性曲线，红色的线条表示的是第二个电压传输特性曲线。

2．计算两种电路的VOH，VOL及VM。

可参考波形确定管子的工作状态。

答：对于第一个电路构成的反相器而言当vin = 0的时候，M1截止，M2导通，输出电压vout = 2.5-0.43 = 2.07V 即 V V OH 07.2=当vin = 2.5V 的时候，M1、M2均导通，且M1处于线性区，M2处于饱和区（速度饱和），通过两个 管子的电流相等，所以有]2/)[()(]2/)[()(2111'222'DS DS TH GS M DSTA DSTA TH DD M DSAT V V V V L W K I V V V V L W K I -⨯-⨯⨯=-⨯-⨯⨯=由于存在体效应M2的阈值电压变为)22(0F SB F T T V V V φφγ-+-+= 其中out SB V V =解得=OL V 0.287V接着计算开关阈值M V ，此时，输入等于输出，判定M1与M2都处于饱和区。

]2/)[()(]2/)[()(2111'12222'2DSSAT DSAT TH GS M n D DSAT DSAT TH GS M n DSATM V V V V LW K I V V V V LW K I -⨯-⨯⨯=-⨯-⨯⨯= 而且OUT IN SB M V V V V ===求得V 995.0=M V而对于CMOS 反相器来说当vin = 0的时候，V V OH 5.2=当vin = 2.5V 的时候，0=OL V接着计算开关阈值M V ，此时，输入等于输出，判定M3与M4都处于饱和区。

集成电路集中上机实验报告——反相器、与非门设计学院：专业：姓名：学号：一、实验目的（一）全面了解Schematic设计环境，并学会运用（二）掌握与非门、或非门、反相器等电路原理图输入方法（三）掌握逻辑符号创建方法二、实验原理启动Schematic Editor后，在命令解释窗口CIW中，打开任意库与单元中的Schematic视图，浏览Schematic Editing窗口，具体介绍如下：图2.1 Schematic Editing窗口菜单栏中可选菜单有Tool、Design、Window、Edit、Add、Check、Sheet、Options等项。

图标栏内的所有命令都可以在菜单栏实现，图标栏提供使用频率较高的一些菜单为快捷方式，旨在提高设计效率。

在设计过程中，除了可以使用图标快捷方式外，还有盲键（Bindkey）快捷方式。

Cadence系统安装过程中已经设置了通用的盲键，但用户可以根据自己的需要自行设置，在CIW窗口中，选择Options→Bindkeys，可以对所有设置的盲键自定义。

Cadence系统支持3D鼠标，左、中、右分别定义为LMB、MMB、RMB。

LMB用于点击和选择之用，MMB用于辅助编辑，RMB与LMB配合使用，在调查元件属性，局域放大，元件旋转等方面都有应用，在具体实验过程中有详细说明。

在所有元件的添加中，必须定义元件的属性。

最后，为了后续设计中执行仿真，每个元件必须具有物理模型（Model），在lab3中将有实例说明。

三、电路原理图设计的一般流程（一）创建库与视图（二）添加元件：在Schematic Editing窗口中，选择Add→Instance。

（三）添加Pins ：在左侧Tool bar图标栏中选择pin icon图标，出现Add form，在Pin names栏中输入。

（四）添加Sources和Ground：选择Add→Instance，在Library column中选择analogLib，再选择vdd并添加到schematic中。

深圳大学实验报告课程名称：数字集成电路设计
实验项目名称：反相器
学院：信息工程学院
专业：集成电路设计与集成系统
指导教师：
报告人：学号：
实验时间：2014.12.21
实验报告提交时间：2015.1.4
教务处制
一、实验目的
设计一个反相器，通过spectre 仿真，并绘制其版图，通过DRC 和LVS 验证。

二、实验内容
在完成spectre 仿真
完成版图设计
通过DRC 验证
通过LVS 验证
完成实验报告
三、实验步骤
1.绘制反相器原理图
2.反相器仿真
仿真结果截图如下
3.反相器版图设计
4.LVS验证
四、实验中遇到的问题
主要都是在元器件的边缘的放置的问题，因为层次太多，所以首次进行验证的时候报错
很多。

六、实验心得
这是第一次进行版图设计，所以很多地方会出现缺漏，所以基本花了一天的时间进行设计，尤其是很多细节的问题的影响更是大，对软件的不熟悉和对硬件排版的知识的缺乏使我重新设计了两三遍，获得最后的设计成功的时候真的是非常高兴的。

想要对这一门技术有所掌握，必须得投入大量的时间和精力。

指导教师批阅意见：
成绩评定：
指导教师签字：
年月日备注：
注：1、报告内的项目或内容设置，可根据实际情况加以调整和补充。

2、教师批改学生实验报告时间应在学生提交实验报告时间后10日内。

实验二:Quartus II入门班级：姓名：学号：同组人员：一、实验目的（1）掌握Quartus Ⅱ集成开发软件的原理。

（2）熟练运用Quartus Ⅱ集成开发软件实现基本逻辑电路的实现。

（3）熟悉DEO硬件开发板的连接使用。

二、实验要求要求1：根据参考内容，用原理图输入方法实现一位全加器。

1）用QuartusII 波形仿真验证；2）下载到DE0 开发板验证。

要求2：参照参考内容，用74138 3-8 译码器和7400与非门，用原理图输入方法实现一位全减器。

1）用QuartusII 波形仿真验证；2）下载到DE0 开发板验证。

三、实验内容（一）全加器的设计与实现a.根据逻辑真值表写出逻辑函数表达式Ai和Bi分别表示加数与被加数，Ci表示低位向本位的进位，Si表示本位和，Ci1表示本位向高位的进位。

b.根据逻辑函数表达式画出电路逻辑图c.在QuartusII上绘制全加器原理图并仿真出波形，结果如下：d.下载到DEO板子上验证，实现全加器功能。

（二）全减器的设计与实现a.根据逻辑真值表写出逻辑函数表达式An和Bn分别表示被减数和减数，Cn表示低位向本位的借位，Dn 表示本位差，Cn1表示本位向高位的借位。

逻辑真值表An Bn Cn Cn1 Dn0 0 0 0 00 1 1 10 1 0 1 10 1 1 1 01 0 0 0 11 0 1 0 01 1 0 0 01 1 1 1 1b.根据逻辑函数表达式画出电路逻辑图c.在QuartusII上绘制全减器原理图并仿真出波形，结果如下：d.下载到DEO板子上验证，实现全减器功能。

四、实验心得通过这个实验，我对与非门的用法有了更深刻的理解，对设计电路也从之前的“纸上谈兵”变成了具体实践，设计以及实验完成之后很有成就感。

最重要的是我了解并掌握了Quartyrs的一些基本用法，相信在以后的学习中可以取得更深入的了解。

实验一、反相器链实验要求：下图反相器中的MOS 管L=0.5u ，W=1.2u 。

试建立反相器子电路，并考察子电路的VTC 特性。

建立完整电路后，分析该反相器链的直流传输特性、时序特性及带负载能力（负载为电容0.5P 1P 2P ）。

一、设计反相器单元VoutVdd二、写出输入文件，执行DC 分析获得反相器的VTC 特性图 Sp 文件：.TITLE 1.2UM CMOS INVERTER.options probe.options tnom=25.options ingold=2 limpts=30000 method=gear.options lvltim=2 imax=20 gmindc=1.0e-12.protect.lib'C:\synopsys\cmos25_level49.lib' TT.unprotect.global vddMn out in 0 0 NMOS W=1.2u L=0.5u *（工艺中要求尺寸最大0.5u）Mp out in vdd vdd PMOS W=2.4u L=0.5u * 此处W需做更改)CL OUT 0 0.5PFVDD VDD 0 5VVIN IN 0 PULSE(0 5V 10NS 1N 1N 50N 100N).DC VIN 0 5V 0.1V.op.probe dc v(out).end仿真结果：三、写出SUBCKT并实例化三个，来实现反相器链对反相器链执行DC扫描。

Sp文件：.TITLE 1.2UM CMOS INVERTER CHAIN.options probe.options tnom=25.options ingold=2 limpts=30000 method=gear.options lvltim=2 imax=20 gmindc=1.0e-12.protect.lib'C:\synopsys\cmos25_level49.lib' TT.unprotect.global vdd.SUBCKT INV IN OUTMn out in 0 0 NMOS W=1.2u L=0.5uMp out in vdd vdd PMOS W=2.4u L=0.5u.ENDSX1 IN 1 INVX2 1 2 INVX3 2 OUT INVCL OUT 0 1PFVDD VDD 0 5VVIN IN 0 0.DC VIN 0 5V 0.1V.measure DC V1 when v(out)=2.5v.PROBE dc v(out).END仿真结果：V(out)=2.5时，V1的值：四、执行measure 命令测量延迟时间。