当前位置：文档之家 › 基于XILINX FPGA的PCIE接口实现

基于XILINX FPGA的PCIE接口实现

  • 格式：pdf
  • 大小：215.61 KB
  • 文档页数：3

ｌ 前
言
脑、 工作站、 服务器 、 嵌入式计算机和通信平 台等所
有 周边 ＩＯ设备 互 连 的总 线 。 ／ ＰＩ ＣＥ最初 由 Ｉｔ 发 展 ， 于 １９ ｎｅ ｌ 并 ９２年 在市 场发
随着 系统 性 能 、 能 和带 宽 的 １。海量存储 ， 卫星通讯 ， 高速数据
Ｅ ｐｅｓ 配 置 接 口， 括 Ｐ Ｉ — ＭＳ Ｐ Ｉ — Ｃ ｘ ｒｓ的 包 Ｃ Ｅ Ｔ 、 Ｃ Ｅ Ｔ Ｋ、
ＰＣＩ ＴＤＯ、 ＣＩ Ｅ Ｐ Ｅ
＿ ＿
４ ＰＰ ｏｅ实现 Ｐ Ｉ ＩＥ Ｃ ｒ ＣＥ总线 协 议
４． Ｘｉｉｘ ＰＣＩＥｘ ｒ ｓ ＰＥ ｒ １ ｌｎ ｐ ｅ ｓＰＩ Ｃｏ ｅ
距５ ｌ ｍｉ 。信号 之 间 的 间距 在 ５× ４＝２ｒｉ以上 ， ０ ｌ ａ 高 压 和边缘 尖锐 的信号 尽量 远离 差分线 ， 避免干扰 。 接 口上 数据 采用 ＳＴ ２信 号 发送 ， 送速 率达 ＳＬ 传
到 ２ ０ ／ 。每组数 据 发送 端 需 串行 一个 ２ ５ ＭＢ ｓ ５欧姆
ＳＲ Ｅ Ｅ Ｄ Ｓ和 Ｐ Ｓ上 。Ｓ Ｒ Ｅ Ｃ Ｅ Ｄ Ｓ将 这些数 据 串行 为 １ ０
位并 行数据 。然后 Ｐ Ｓ采用 ８ｔ＿１ Ｃ ／ ０位解 码 器来恢 ￣
ＴＸＤ［： ７删
Ｒ Ｘ— Ｎ ＲＸ — Ｐ
ＸＤ［ ０ ７］ ：
Ｘｍ ｒ Ⅸ Ｐ ｉｉｓ ｈｌ ｐ Ｃｏ ｍａ ｄ Ｐ ｌ １ ｍ ｎ Ｘ Ｏｌ Ａ
Ａｂ ｔ ａ ｔ Ｔ ｉ ｐ ｐ ｒｉ ｔ ｄ ｃ ｓＰ ｘ ｒ ｓ ｔｎ —ａ ｏ ｅＸ１ Ｐ ｓｒ ｃ ： ｈ ｓ ａ ｅ ｎ ｒ ｕ ｅ ＣＩＥ ｐ ｅ ｓｓａ ｄ ｏ ｌｎ ＨＹ Ｘ１ ａ ｌ ａ ｅ ｓ ｓ ｍ Ｐ ０１ ｓｗｅ ｓｔ ｙ ｔ １ Ａ ｌ ｈ ｅ
ｃ ｎ ｇ ｒ ｔｏ ｎ ｃ ａ ａ ｔ ｒｓ ｃ ｏ Ｐ Ｅｘ ｒ ｓ ｂ ｓ Ｓ ｍｐ ｙ ｅ ｉ ｔ ｔ ｈ ｒ ｗａ ｅ ｅ ｉｎ ｏ ｆ ｕ ａｉ ｎ ａ ｄ ｈ ｒ ｃｅ ｉｔ ｓ ｆ ＣＩ ｉ ｉ ｐ ｅ ｓ ｕ ； ｉ ｌ ｄ ｐ ｃ ｓ ｈｅ ａ ｄ ｒ ｄ ｓｇ ｂａ ｅ ｏ ｓｄ ｎ
Ｐ Ｉ ｘｒ ｓ 一种 能够 应用 于一 种设 备、 Ｃ ｐｅ 是 Ｅ ｓ 台式 电
作者简介 ： 石峰（９７ ， ， １７ 一）男 吉林人 ， 士研 究生 ， 硕 主研方向 ： 嵌入式系统及 其实现技术。
收稿 日期 ：０ ７—０ ２０ ３—１ ２
・
２ ・ ０
微
处
理
机
２０ 筵 ０８
一
图 １ Ｐ ０Ｉ Ｘ１１ Ａ与 Ｆ Ｇ 以及 Ｐ Ｉ ｏ 的连 接 图 ＰＡ ＣＥｓ ｔ ｌ
３ ２ Ｐ Ｂ布 线 ． Ｃ
个相 对 较 高 的 带 宽 来 实 现 可 选 的 扩 频 并 减 少
Ｐ Ｂ布线 时有 以下 注 意点 ： 端 阻抗布 线尽 量 Ｃ 终
Ｅ Ｉ ｂ Ｍ 。８ｉ 据 接 口 在 ２０ ｚ上 运 行 并 进 行 ｔ数 ５ ＭＨ ＳＴ ２信号 发送 ， 种模 式与 流行 的 Ｆ Ｇ Ｏ接 口 ＳＬ 这 Ｐ ＡＩ ／
兼容 。
降低容性 ； 一组信号 ， 避免在参考层断续 ； 高速信号
尽 量在 一层 布线 ， 要 打孔 ， 则要在 过孔处 打一个 不 否
３ 基于 Ｐ １１Ａ收发器芯片的硬件电路设计 Ｘ ０ １
３ １ Ｐ １ １ Ａ收 发器 芯片硬 件 电路设 计 ． Ｘ ０ １
ｕ形的地孑 ； Ｌ微波传输带 ， 差分信号布线线宽 ５ ｉ ｍｌ ， 间距 ７ ｉ 带状 传 输线 ， ｍｌ ； 差分 信 号布 线线 宽 ５ ｉ 间 ｍｌ ，
第 ６期
２０ ０ ８年 １ ２月
微
处
理
机
Ｎｏ ６ ．
ＭＩ ＣＲＯＰＲＯＣ Ｓ ＥＳ ＯＲＳ
Ｄｅ ．， ０ ８ ｅ ２ ０
基 于 Ｘｌ ｘＦ Ｇ ｉｎ Ｐ Ａ的 Ｐ Ｉ ｉ ＣＥ接 口实 现
石 峰， 吴建飞 ， 刘 凯 ， 徐 欣
（ 沙 国 防科技 大 学 ， 沙 ４０ ７ ） 长 长 １０３ 摘 要 ： 绍 了单 通道 物 理层 收发 器 Ｐ １ １Ａ 以及 Ｐ ＩＥｐｅｓ总 线体 系的 结构 与特 点； 介 Ｘ ０１ Ｃ ｘｒｓ 简述
总线 ， 而第二 代 总线则 包 括 了 Ｐ ＩＰ Ｉ Ｃ 、Ｃ —Ｘ 和 Ａ Ｐ Ｇ。
一
Ｎ Ｐ公 司 的 Ｐ １ １Ａ是 一 款 与 低 成 本 Ｆ Ｇ Ｘ Ｘ ０１ ＰＡ
起使用而优化 的单通道 ２ ５ ｂ ｓ Ｐ Ｉ ｘｒ ｓ ． Ｇ ｐ 的 Ｃ ｐｅ Ｅ ｓ
Ｐ Ｙ器件 。它具有很小的封装 ， Ｈ 可提供卓越的发射 和接收性能 ， 符合 Ｐ Ｉ ｘｒ ｓ Ｃ ｐｅ 规范 ｖ ．ａ ｖ． 。 Ｅ ｓ １Ｏ 和 １ Ｉ 它通过采用用于传输和接收数据的同步时钟源来提
ＥＩ Ｅ 、 ＤＬ ＲＸ ＰＯＬ ＡＲ、 ＲＸ ＰＨＹ
— —
电阻 ， 数据 接收 端上 拉 ５ ０欧 姆 电阻 ， 提高 信号 的 阻 抗 匹配 。Ｔ Ｄ和 Ｒ Ｘ每 组为 ８位 ２０ ／ 信号 ， 了 ５ ＭＢ ｓ 为
Ｓ ＴＡＴ、 ＴＸ
— — —
—
ＤＡＴ ＡＫ 、
减少信号间的延时误差 ， 每组信号布线时尽量等长。
高片外应 用 的性 能 。 数据 由接收器 的差 分输 入 接 口进 入 Ｐ １１Ａ， Ｘ０１
ＥｐｅｓＢｓ ｐｃｆａｏ ）１ １的 Ｐ Ｉ ｘｒｓ ａｅＳｅｉｃｔ ｎ ｖ ． ｉ ｉ ＣＥ端点解决 方 案。
。
在被传送到解串化 电路之前 ， 这些数据将小振 幅的 差分信号 变为轨对 轨 的数 字信 号 。一个载 波检测 电 路 将检测 线 路 上是 否 有 数 据 并 将 这 些 信 息 传 送 到
Ｐ Ｉ 口硬 件 电 路 如 图 １所 示 ， 括 三 个 部 ＣＥ接 包 分： 第一部 分 是 Ｐ １１Ａ 与 Ｆ Ｇ 的 连 接 信 号 线 ， Ｘ０１ ＰＡ
包括 ８ 位的接收发送信号 Ｔ Ｄ ７ Ｏ 和 Ｒ Ｄ ７ ０ ， Ｘ ［ ：］ Ｘ ［ ：］ 控 制信 号 Ｒ Ｄ Ｔ Ｋ、 Ｘ— Ａ Ｉ Ｒ Ｃ Ｋ、 Ｘ— Ｘ— Ａ Ａ Ｒ Ｖ ＬＤ、 Ｘ— Ｌ Ｒ
要求 已经 超越 了第 二代 总线 技 术 。 由英 特 尔提 出的 第 三代高 性 能 ＩＯ总 线 技 术 —— Ｐ Ｉ ／ ＣＥ总 线 解 决 了 ＰＩ Ｃ 总线 的不 足 ， 的 发 展 将 取 代 Ｐ Ｉ 为 新 型 的 它 Ｃ成 数据 总线 ， 提供 了更 加 完 善 的性 能 ， 多 的功 能 ， 其 更 更强 的可 扩展 性 和更 低 的成本 。 本文 研究 了采用 Ｎ Ｐ公 司 的 Ｐ Ｉ ｘｒｓ 接 口 Ｘ Ｃ ｐｅｓ Ｅ 协议 芯片 Ｐ Ｉ １Ａ 和 Ｘｌ ｘ公 司 Ｓａｔ Ｘ Ｏ １ ｉｎ ｉ ｐｒｎ一３Ｆ Ｇ ａ Ｐ Ａ
Ｐ Ｙ ｅ ｅ Ｈ Ｒ ｓｔ
ＣＬＫ
—
ｎｎ ｃ ｏ Ｐ Ｃｏ ｅ ｔ ｒ
码确保 串行数据 被直 流平衡 以避 免交 流耦合 系统 中 的基带 漂移 ， 它同时 确保 足 够 的数 据转 换 以避 免接
收端 的时钟恢复 。
Ｊ ＴＡ Ｇ
ＰＣＩ Ｒ ｅ ｅ ｅ ｓｔ
Ｐ １１Ａ的 ＭＡ Ｘ０１ Ｃ接 口采 用 独 立 的 时 钟 ， 由片 内 １０ Ｈ ０ Ｍ ｚ的基 准时钟 的锁 相环 来 产生 。锁 相环 有
Ｔ Ｘ —Ｎ ＴＸ — Ｐ Ｐ ＣＩ
复 成 ８位数据 格式 。
在发送过 程 中 ， 自 ＰＰ 来 Ｉ Ｅ接 口的 ８位 数据通 过
一
Ｓ ａ ｔ ｎ－３ ｐ ｒａ －
Ｆ ＰＧＡ Ｓａｕ ｔｔｓ
ＰＨ Ｙ
ＣＬＫ Ｎ
—
Ｅｘ ｒ ｓ ｐ ｅｓ
个 ８１／０位 编码 算 法 进 行 编码 。８位／０位 编 １ ￣ １
更少。
２一
．
单通 道 物理 层收 发 器 Ｐ ０ Ｘ１ １ １ Ａ
Ｐ Ｉ ｘｒ ｓ Ｃ ｐ ｓ是用 来互连诸 如计算 和通信 平 台 Ｅ ｅ 应用 中外围设备 的第三代 ＩＯ总线技术 ， ／ 第一代总 线 包 括 ＩＡ、 ＩＡ、 Ｅ Ａ和 微 通 道 （ ｃｏＣ ａｎ１ Ｓ ＥＳ Ｖ Ｓ Ｍｉ ｈｎｅ） ｒ
了基于 Ｐ １ １Ａ收发器芯片的硬件 电路设计 ； Ｘ０ １ 重点研究了采用 Ｘｌ ｘＰＰ ｏｅ ｉ ＩＥＣ ｒ 实现 Ｐ Ｉ ｉ ｎ ＣＥ总线协
议 的方法 。
关键 词 ：Ｃ ｘｒｓ Ｐ Ｉ ｐｅｓ总线 ； Ｅ Ｉ ； Ｐ核 协议 中图分 类号 ：Ｐ １ Ｔ ３ 文 献标 识码 ： Ｂ 文章编 号 ：０２— ２９（０ ８ Ｏ ０ １ ０ １０ ２７ ２０ ）６— ０ ９— ３
代 Ｐ ＩＰ Ｉ Ｘ以及图形加速器（ Ｇ ） Ｃ ，Ｃ — Ａ Ｐ。 ＰＩ ＣＥ总线保留了对于 Ｐ Ｉ Ｃ 局部总线协议全部 软件的向下兼容性 ， 即只要 是 Ｐ Ｉ ＣＥ的卡都可 以插
实现 Ｐ Ｉ ＣＥ接 口的硬件电路设计 以及使用 Ｘｌ ｘ ｉ 公 ｉ ｎ 司提 供 的 Ｐ Ｉ ｘｒｓ ＬｇＣ Ｒ Ｐ核 的软件 设计 。 Ｃ ｐｅｓ ｏｉＯ ＥＩ Ｅ
ＰＣＩ ｒ Ｄｅ ｅｏ ｓ ｄ ｏ ｌ ｘ ＦＰ Ｐｏ ｔ Ｅ ｖ ｌｐ Ｂａ ｅ ｎ Ｘｉｎ ＧＡ ｉ
Ｓ ｅ ｇ Ｗ Ｕ Ｊａ ＨＩＦ ｎ ， ｉｎ—ｆｉ Ｌ Ｕ Ｋａ ， ｎ ｅ ， Ｉ ｉＸＵ Ｘｉ
（ ａｉ ａ ｎｖｒｔ ｅ ｎｅＴｃｎ ｌ ｙ Ｃ ａｇｈ １０ ３ Ｃ ｉ ） Ｎ ｔ ｎｌＵ ｉ ｓｙｏ ｆ ｓ ｅｈ ｏ ｇ ，ｈ ｎ ｓａ４ ０ ７ ，ｈｎ ｏ ｅ ｉ ｆＤ ｅ ｏ ａ
Ｔ ＯＯＰ、 Ｘ Ｔ ＴＸ ＣＬＫ ＴＸ ＥＩ ＤＬＥ、 Ｘ ＣＯＭ Ｐ、 Ｘ ＤＥＴ Ｌ Ｔ
—
＿ —
＿ ｗＲ Ｎ 、Ｘ Ｐ Ｄ １状态信号 ＳＡ ０ ＳＡ １ Ｐ Ｄ ０ Ｔ — ＷＲ Ｎ ， Ｔ Ｔ 、Ｔ Ｔ 、 Ｓ Ａ ２和复 位 信 号 Ｒ Ｓ Ｔ。第 二 部 分 是 Ｐ １ １Ａ ＴＴ ＥＥ Ｘ０ １ 与 Ｐ Ｉ 口的连接信号线 ， ＣＥ接 包括差分接收信号 ， 差 分发 送 信 号 ， 分 时 钟 信 号 。 第 三 部 分 是 Ｐ Ｉ 差 Ｃ

合集下载

xilinx xdma pcie原理

xilinx xdma pcie原理

xilinx xdma pcie原理
Xilinx XDMA是一种高性能的PCIe DMA引擎，用于在计算机系统中实现高速数据传输。

以下是Xilinx XDMA PCIe的工作原理：
1. PCIe总线：Xilinx XDMA通过PCIe总线与CPU/主机连接。

PCIe总线是一种高速串行总线，用于在计算机系统中传输数据和命令。

2. DMA引擎：Xilinx XDMA内部有一个DMA引擎，用于实现高速数据传输。

DMA引擎可以直接在系统内存和外设之间传输数据，而无需CPU的干预。

3. 驱动程序：在操作系统中，需要一个相应的驱动程序来管理Xilinx XDMA。

驱动程序负责控制DMA引擎的操作，包括配置和启动传输。

4. 内存映射：在PCIe系统中，系统内存和外设通过内存映射的方式进行地址访问。

DMA引擎可以直接访问映射到系统内存的特定地址范围，以进行数据传输。

5. 数据传输：在数据传输之前，驱动程序需要配置DMA引擎的参数，包括传输方向、数据长度、缓冲区和传输速率等。

然后，驱动程序通过写入特定的寄存器来启动数据传输。

6. 中断处理：在数据传输完成或出错时，DMA引擎会生成一个中断信号，通知驱动程序进行相应的处理。

驱动程序可以检查传输状态、处理错误或启动下一次
数据传输。

总而言之，Xilinx XDMA通过PCIe总线与CPU/主机连接，并通过DMA引擎实现高速数据传输。

驱动程序控制DMA引擎的操作，包括配置和启动传输。

数据传输是通过内存映射和特定的地址访问方式完成的。

中断处理用于在传输完成或出错时通知驱动程序进行处理。

基于Xilinx FPGA的PCIE接口实现

基于Xilinx FPGA的PCIE接口实现

P IPE Core包括传输层,数据链路层,物理层,配置管理层四个模块。这些模块包括产生和进行传输包、数据流的控制管理,初始化,电源管理,数据保护,误码检测,物理接口初始化,并串转换以及其他的接口操作。各个模块的具体连接关系。
4. 3 FPGA设计选用Xilinx公司的ISE软件并采用Verilog硬件描述语言可对该IP核进行行为级描述和逻辑综合,同时可将生成的网表文件设计实现,包括逻辑综合及布局布线。具体设计过程中,需要先加载P IPE Core,这要求ISE为8. 1 以上版本,同时要取得IPCore的使用授权。
在发送过程中,来自P IPE接口的8位数据通过一个8位/10位编码算法进行编码。8 位/10 位编码确保串行数据被直流平衡以避免交流耦合系统中的基带漂移,它同时确保足够的数据转换以避免接收端的时钟恢复。
PX1011A的MAC接口采用独立的时钟,由片内100MHz的基准时钟的锁相环来产生。锁相环有一个相对较高的带宽来实现可选的扩频并减少EM I。8bit 数据接口在250MHz 上运行并进行SSTL2信号发送,这种模式与流行的FPGA I/O接口兼容。
接口上数据采用SSTL2信号发送,传送速率达到250MB / s。每组数据发送端需串行一个25欧姆电阻,数据接收端上拉50欧姆电阻,提高信号的阻抗匹配。TD和RX每组为8位250MB / s信号,为了减少信号间的延时误差,每组信号布线时尽量等长。
4 P IPE Core实现PC IE总线协议4. 1 Xilinx PC I Exp ress P IPE CoreXilinx PCI Exp ress P IPE Core符合PC I Exp ress Base Specification v1. 1 规范的协议和电特性兼容,提供完整的端点解决方案,包括物理链接与处理和配置管理模块。支持同步点对点通信,上行和下行流程控制,与PCI Exp ress处理排序规则完全兼容。有效的链接带宽利用率,误差检测和恢复。支持最大为512字节的有效负载,经过Xilinx专有的测试平台验证的设计,通过PC I - SIG的认证大会( com2p liance workshop) 。
xilinxxdmapcie原理

xilinxxdmapcie原理

xilinxxdmapcie原理PCIE是一种高速串行总线标准，用于连接计算机内部的各种硬件设备，如显卡、网卡和存储控制器等。

Xilinx XDMA通过PCIe接口连接到主机系统，利用DMA引擎直接访问系统内存以及外部设备的寄存器。

DMA 是一种不需要CPU参与的数据传输方式，可以大大减少CPU的负载。

Xilinx XDMA PCIE的架构基于FPGA（Field-Programmable Gate Array），可以根据用户的需求进行定制。

XDMA PCIE引擎在FPGA中包含一个或多个DMA通道，每个DMA通道可以进行高速的数据传输。

它们可以同时进行读取和写入操作，并支持多个无关的数据传输流。

DMA通道内部有多个功能模块，包括PCIe接口模块、DMA控制器、存储控制器以及数据转换模块等。

PCIe接口模块用于与主机系统的PCIe接口进行通信，包括配置寄存器的读写操作和中断处理等。

DMA控制器负责控制数据传输的流程，包括启动、停止和暂停等。

存储控制器用于管理数据的缓冲区，可以对应用程序提供高效的数据传输接口。

数据转换模块可选，用于实现数据格式的转换和处理，例如数据压缩和解压缩。

Xilinx XDMA PCIE引擎通过提供一组API和驱动程序，为用户应用程序提供了简化的接口。

用户可以通过这些接口配置和控制DMA通道，进行数据传输操作。

用户应用程序可以通过调用API函数来启动数据传输、获取已完成传输的状态以及处理错误情况。

驱动程序负责管理DMA通道的资源分配和释放，以及中断的处理。

Xilinx XDMA PCIE引擎的特点包括高性能、低延迟和灵活性。

它可以通过并行化和流水线化等技术来实现高效的数据传输。

Xilinx XDMA PCIE支持DMA传输的故障保护和恢复机制，可以处理传输过程中出现的错误。

此外，Xilinx XDMA PCIE还支持AXI（Advanced eXtensible Interface）和AMBA（Advanced Microcontroller Bus Architecture）等接口标准，以方便与其他硬件设备的集成。

基于FPGA实现的PCIE协议的DMA读写模块

基于FPGA实现的PCIE协议的DMA读写模块

邮局订阅号：82-946360元/年技术创新博士论坛《PLC 技术应用200例》您的论文得到两院院士关注基于FPGA 实现的PCIE 协议的DMA 读写模块The Implementation of DMA Reading and Writing Module on FPGA Based on PCI Express Protocol(北京理工大学雷达技术研究所)汪精华胡善清龙腾WANG Jing-hua HU Shan-qing LONG Teng摘要:PCI Express 协议由于其高速串行、系统拓扑简单等特点被广泛用于各种领域,尤其是在信号处理领域。

Xilinx 公司的Virtex5的LXT 系列和SXT 系列的FPGA 集成了一个可用于8X PCI Express 传输的Endpoint 硬核。

本文介绍了一种在PCI Express 硬核的基础上实现DMA 读写的方法,在PCI Express 单字读写的基础上实现了DMA 读写。

基于此方法实现的FPGA 模块大大提高了RC 与EP 之间的数据传输带宽,在大带宽的需求领域中有广泛的应用。

关键词:FPGA;PCI Express;DMA 读写中图分类号:TP391.7文献标识码:AAbstract:The PCI Express protocol has been applied in more and more fields because of its serial high -speed characteristic and simple system topology,especially in signal processing field.The LXT series and SXT series of FPGA Virtex5,made by Xilinx Com -pany,have integrated an Endpoint hard core on them,which can be used for 8X PCI Express transform.This paper introduces a method to implement DMA reading and writing on PCI Express hard core,in the basis of PCI Express signal -word reading and writing.With this method,the FPGA module has greatly improved the data transform bandwidth between RC and EP.And It can be used widely in the field of large bandwidth requirement.Key words:FPGA;PCI Express;DMA Read;DMA Write文章编号:1008-0570(2010)10-2-0007-031引言PCI Express(简称PCIE)总线技术是取代PCI 的第三代I/O 技术,也称为3GIO 。