Allegro Layout注意事项

Allegro Layout 注意事项：
一、导入结构图，网络表。

根据要求画出限制区域ROUTE KEEPIN, PACKAGE KEEPIN,（一般为
OUTLINE内缩40mil），PACKAGE KEEPOTU，ROUTE KEEPOUT(螺絲孔至少外扩20 mils); 晶振,电感等特殊器件的MOAT区。

二、布局，摆元器件。

设置W/S 走线规则
三、画出板边ANTI ETCH，在ROUTE KEEPIN之内每一层画20MIL的环板GND Shape（电源层
Shape板边比GND层内缩40 MIL）
四、布线
1、特殊信号走线：泛指CLOCK、LAN、AUDIO 等信号（此区块的处理请一次性完成，不要
留杂线）
A、进出CHIP(集成电路芯片) 的TRACE要干净平顺
B、进出Connector 时要每一颗EMI零件顺序走过
C、Connector的零件区内走线，Placement净空（只出不进）
2、高速信号走线：泛指FSB、DDR、等信号
A、表层走线尽量短，绕等长时以内层为主。

B、走线需注意不可跨PLANE ，不可进入大电流的电感、MOS区及其它电路区块（MOAT）
C、走高速线区块时，顺手把附近的杂线，POWER、GND VIA 引出
D、请看Guideline 处理走线（避免设置时的失误）
3、BGA走线注意事项：
A、BGA走线一律往外走（如需内翻时请先告知），走线预留十字电源通道。

BGA中以区块
走线的方式，非其本身的信号不要进入。

B、当BGA的TRACE 在经过特殊信号处理，及BUS线处理等过程后整个BGA已完成2/3
的走线时，可将剩余的所有TRACE引出BGA，以完成BGA区域处理。

C、BGA走线清完后，请CHECK 于GND PLANE 的BGA区，CHECK PLANE是否过
于破碎、导通不足，请调整OK
4、CLK信号走线：
A、CLK 信号必须用规定的层面和线宽走线、长度符合要求，走线时应少打VIA（一个网
络信号一般不多于2个）、少换层，不能跨PLANE
B、CLK信号输出先接Damping电阻（阻抗匹配），再接电容（滤除噪声），再由电容接出
C、CLK线要尽量远离板边（>300MIL），应避免在SLOT槽、BGA等重要组件中走线
D、CLK Generator下方要净空，下方通常每层会铺GND SHAPE，并打GND VIA，
CLK Generator的GND PIN可以内引接到SHAPE上，
5、SHAPE 注意事项：
A、板上大电流信号的SHAPE （例如：+VBAT、+VAC_IN、、、等），此为进入板内的主电
源，线宽要足够大，请尽量保持SHAPE 宽度，如有其它信号在上面打VIA，注意VIA
方向，不要使SHAPE 在VOID 后过于破碎，影响信号导通。

B、CHECK VCC PLAN时注意SHAPE被隔断或不足、VIA被隔开，及PIN造成两端SHAPE
短路状况
6、线宽参考：
A、所有电源组，线宽约20～40MIL ，所有*REF*信号、电流、电压FEEDBACK信号约
W＝12～20MIL ，其它区域电源电路，控制信号约W＝15～20MIL
B、POWER区、AUDIO区电路未设线宽的信号约W＝10～12MIL ，
C、AUDIO、CRT、USB、CLOCK、耗电量约W＝40MIL ; CARD BUS、LAN、LVDS、IDE、
CDROM耗电量约W＝60～80MIL;若共享主线时，线宽加倍
7、当TRACE有包GND时，要在GND TRACE上不等距加GND VIA，但此VIA 不可与其它
GND信号共用
五、后置检查
1、重叠零件CHECK，零限高是否有元件摆入，结构是否有对准。

（布局完成后CHECK）
2 板子MARK点，零件光学定位孔是否OK
3、图中的线必须走完、等长必须完成，图中可改的DRC必须改（包括同信号DRC）
4、VIA 不能打在PIN上，要完全落在SHAPE中，多余VIA和线段要杀掉
5、走线不能有锐角及直角，较为明显多余的折角要修、小折角应尽量拉大，PIN内折角应拉出
6、VIA 不能将PLANE层割断，不能落在Anti线上。

也不能使SHAPE 没有良好的导通性
7、金手指组件的引线在与PIN距离大于40MIL后，方可有折角或打VIA
8、信号是否离螺丝孔或邮票孔太近，至少20 mils 的ROUTE KEEPOUT
9、MODEM，AUDIO，CLK，晶振(xtal)，电感，MOS区是否有其它线穿入，非AUDIO信号
线勿走进AUD_AGND区
10、重要信号是否有跨PLANE，走线层shape和shape距离10mils以上, 多余的SHAPE VOID
是否都有删除
11、板中电源线宽是否足够，走线相邻层是否重叠
12、多余VIA 、多余Shape Check，VIA & PIN内折角Check
13、板边的Gnd Shape 碰到CONN的Gnd Pin 要分开，碰到螺孔的Gnd時连起來
14、可以用Reports检查的报表：
Unplaced Components Report 未摆放零件报告
Unconnected pins Report 未连接网络报告
Design Rules Check 设计中DRC错误报告
Dangling Lines Report 多余线段报告
Summary Drawing Report
Allegro光绘Gerber文件输出
一．需要向制造商提供的文件：
1. Gerber文件：
a. * . atr文件N+7层(保存有各层的光绘数据)
b. art_param.txt (光绘参数文件,保存有光绘文件输出的参数设置)
c. 单板名称-版本号-1-叠层数.drl
2. 钻孔文件：
a. nc_param.txt
b. ncdrill.log
二．Gerber文件包括：
1. 布线层Gerber 文件top.art (层面跟据板子叠层不同而异)
2. 元件面丝印层Gerber 文件silk_top.art
3. 阻焊面丝印层Gerber 文件silk_bottom.art
4. 元件面阻焊层Gerber 文件sold_top.art
5. 阻焊面阻焊层Gerber 文件sold_bottom.art
6. 元件面焊接层Gerber 文件past_top.art
7. 阻焊面焊接层Gerber 文件past_bottom.art
8. 钻孔，尺寸标注Gerber文件drill.art
1、布线层可能包括如下几个逻辑层: (其它层面类似)
•Board geometry/Outline
•Via class/Top
•Pin/Top
•Etch/Top
2. 丝印层可能包括如下几个逻辑层:
•Board geometry/Outline
•Board geometry/Silkscreen_top(bottom)
•Package geometry/Silkscreen_top(bottom)
•Ref des/Silkscreen_top(bottom)
3. 阻焊层可能包括如下几个逻辑层:
•Board geometry/Outline
•Board geometry/Soldermask_top(bottom)
•Package geometry/Soldermask_top(bottom)
•Pin/Soldermask_top(bottom)
4. 焊接层可能包括如下几个逻辑层(注：VIA一般为通孔，没有Pastemask 层):
•Board geometry/Outline
•Package geometry/Pastemask_top(bottom)
•Pin/Pastemask_top (bottom)
5. 钻孔，尺寸标注可能包括如下几个逻辑层:
•Board geometry/Outline
•Board geometry/Dimension (尺寸标注)
•Manufacturing/Nclegend-1-6 (钻孔) 。

6为板子层数
三．一般选择RS274X格式，但是一定要将format（数据格式）中的integer place 改成3，而将decimal place改成5。

因为可能在加工的时候读取会精度缺失而报错。

其他的按照默认值。

四．钻孔文件:
运行Drill Legend 命令之前，首先需要将各层Pin 和Via 的显示打开，否则没有显示的钻孔将不会在钻孔表和钻孔图中列示出来。

对于设计中存在盲孔/埋孔的情况，生成钻孔表和钻孔图要复杂一些，在这种情况下，针对使用的Via 的不同需要生成多个钻孔表和钻孔图。

一般情况下可以针对每一层生成钻孔表和钻孔图。

生成时，只打开该层Pin 和Via 的显示，由于每次运行Drill Legend 命令都将覆盖前一次Drill Legend 命令的结果，因此每次运行Drill Legend 命令之后要将结果保存。

保存的方法可以采用将结果输出到光绘文件中。