武汉理工大学交通灯控制系统解析

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1 设计初始条件及任务 (2)1.1 设计初始条件 (2)1.2 设计任务 (2)2 应用工具介绍 (3)2.1 Verilog语言介绍 (3)2.2 Max+plusⅡ软件介绍 (3)3 题目分析及方案确定................................ 错误！未定义书签。

4 系统硬件设计 (6)4.1 分频器的设计 (6)4.2控制器的设计 (6)4.3 计数器的设计 (7)4.4分位译码电路的设计 (8)4.5数码管驱动的设计—红灯和绿灯的驱动 (8)4.6数码管驱动的设计—黄灯的驱动 (9)4.7顶层连接图 (9)5 系统软件设计 (10)6 仿真与结果分析 (18)结束语 (25)参考文献 (26)附录本科生课程设计成绩评定表 (27)摘要当今，红绿灯安装在各个道口上，已经成为疏导交通车辆最常见和最有效的手段信号灯的出现，使交通得以有效管制，对于疏导交通流量、提高道路通行能力，减少交通事故有明显效果。

1968年，联合国《道路交通和道路标志信号协定》对各种信号灯的含义作了规定。

绿灯是通行信号，面对绿灯的车辆可以直行，左转弯和右转弯，除非另一种标志禁止某一种转向。

左右转弯车辆都必须让合法地正在路口内行驶的车辆和过人行横道的行人优先通行。

红灯是禁行信号，面对红灯的车辆必须在交叉路口的停车线后停车。

黄灯是警告信号，面对黄灯的车辆不能越过停车线，但车辆已十分接近停车线而不能安全停车时可以进入交叉路口。

伴随着社会的发展以及人类生活水平的提高,EDA 技术的发展和应用领域的扩大与深入，EDA 技术在电子信息，通信，自动，控制及计算机应用等领域的重要性日益突出。

在现代城市中，随着技术市场与人才市场对DEA 的不断的增加,交通的问题日益突出，人口和汽车日益增长，市区交通也日益拥挤，人们的安全问题也日益重要。

单单依靠人力来指挥交通已经不可行了, 因此，红绿交通信号灯成为了交管部门管理交通的重要手段。

设计交通灯来完成这个需求就显的越加迫切了.为了确保十字路口的行人和车辆顺利、畅通地通过,往往采用电子控制的交通信号来进行指挥。

关键词：EDA 交通灯电子控制1 设计初始条件及任务1.1设计初始条件1)计算机、Max+plusⅡ、EDA实验箱2)Quartus软件；3)课程设计辅导资料：“数字电路EDA入门”、“VHDL程序实例集”、“EDA技术与VHDL”、“EDA与数字系统设计”等；4)先修课程：电路、电子设计EDA、电子技术基础等。

5)门电路、组合逻辑电路、时序逻辑电路等。

1.2 设计要求指标实现南北和东西方向的交通控制，利用控制键对通行时间进行控制，可更改方向与通行时间的调整。

分别显示东西、南北方向的红、黄、绿指示灯，并且显示通行与等待时间。

提高部分:设置交通管制开关，选择规定方向的绿灯，其他方向为红灯，不显示通行与等待时间。

2应用工具介绍2.1 Verilog语言介绍Verilog HDL是目前应用最为广泛的硬件描述语言．可以用来进行各种层的逻辑设计，可以进行数字系统的逻辑综合，仿真验证和时序分析等。

适合算法级，寄存器级，逻辑和版图级等各个层次的设计和描述。

Verilog HDL进行设计最大的优点是其工艺无关性。

这使得工程师在功能设计，逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节，只需根据系统设计的要求施加不同的约束条件，即可设计出实际电路．Verilog HDL是一种硬件描述语言(hardware description language)，为了制作数字电路而用来描述ASICs 和FPGA的设计之用。

Verilog 的设计者想要以 C 编程语言为基础设计一种语言，可以使工程师比较容易学习。

2.2 Max+plusⅡ软件介绍Max+plusⅡ是Altera公司提供的FPGA/CPLD开发集成环境，Altera是世界上最大可编程逻辑器件的供应商之一。

Max+plusⅡ界面友好，使用便捷，被誉为业界最易用易学的EDA软件。

在Max+plusⅡ上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。

3题目分析及方案确定设甲车道和乙车道方向的车流量大致相同，因此红、黄、绿灯的时长也相同，考虑到黄灯的作用是警示已过停车线的司机尽快离开路口，而路口总宽度不变，因此将其固定为5秒，而红灯亮的时间等于绿灯亮的时间加上黄灯亮的时间，因此紧对绿灯点亮时间进行设置就可以同时改变红灯亮的时间，这里将绿灯所能设置的最长时间设置为40 秒即（0<1t<40）。

同时用数码管正计时指示当前状态（红、黄、绿）所亮的时间。

我们可自行设定，计数值与交通灯的亮灭的关系如图2-1所示：图3-1计数值与交通灯的亮灭关系该系统主要由计数模块、控制模块、分频模块、分位模块以及显示电路构成。

其中分频模块主要将系统输入的基准时钟信号转换是1Hz的激励信号。

驱动计数模块和控制模块工作，控制模块根据计数器的计数情况对交通灯的亮灭及持续时间进行控制，并通过分位电路将灯亮时间以倒计时的形式通过数码管显示出来。

交通灯控制器系统框图如图3-2所示：图3-2 交通灯控制系统框图4 硬件电路设计4.1分频器的设计分频器实现的是将高频时钟信号转换成低频的时钟信号，用于触发控制器和计数器。

控制模块的输入是由555产生的10HZ脉冲，输出是经过分频之后的1HZ 脉冲。

成的Symbol文件如图4-1所示。

图4-1分频器模块4.2控制器的设计控制器的作用是根据计数器的计数值及1t的输入数据控制发光二极管的亮、灭，以及输出正计时数值给七段数码管的分位译码电路。

此外，当检测到特殊情况（HOLD=‘1’）发生时，无条件点亮红灯的二极管。

本控制器可以有两种设计方法，一种是利用时钟烟的下降沿读取前级计数器的计数值，然后作出反应；另一种则是将本模块设计成纯组合逻辑电路，不需要时钟驱动。

这两种方法各有所长，必须根据所用器件的特性进行选择：比如有些FPGA 有丰富的寄存器资源，而且可用与组合逻辑的资源则相对较少，那么使用第一种方法会比较节省资源；而有些CPLD的组合逻辑资源则比较多，用第二种方法可能更好。

本控制器是利用时钟沿的下降沿读取前级计数器的计数值，然后作出反应。

生成的实体模块如图4-2所示。

图4-2 控制器模块4.3计数器的设计计数器1的计数范围为由1t引脚输入。

计到1t后，下一个时钟沿恢复到0，开始下一轮计数。

仿真波形如图当1t取7时，计数器计数到7后清零。

实体模块如图4-5所示。

计数器2、3实体模块如图4-6、4-7所示。

图3-5 计数器1模块图3-6 计数器2模块图3-7计数器3模块4.4分位译码电路的设计由于控制器输出的正计时数值可能是1位或者2位十进制数，因此在七段数码管的译码电路前要加上分位电路（即将其分成2个1位的十进制数，如40分成4和0，5分为0和5）。

与控制器一样，分位电路同样可以由时钟驱动，也可以设计成纯组合逻辑电路。

控制器中，引入了寄存器。

本电路中分位电路使用组合逻辑电路实现。

生成的实体模块如图4-8所示。

分位译码器1 分位译码器2图4-8分位译码电路模块4.5数码管驱动的设计——绿灯和红灯驱动要求数码管共阳极连接（共阳极的公共端为低电平时，LED不亮），在计中为每个数码管都添加了一个驱动电路，在使用时通过调用模块来实现。

本模块设计为时序逻辑电路，采用下降沿触发。

实体模块如图4-9所示。

图4-9 驱动模块4.6 数码管驱动的设计——黄灯驱动由于黄灯固定时间是5 秒，因此变化范围是0 至5 秒，七段数码管只要能显示0-5 的数就行了，所以单独用一个数码管驱动。

实体模块如图4-10所示。

图4-10 黄灯驱动模块4.7 顶层连接图交通灯控制器的顶层文件连接图如图4-11所示。

图4-11 顶层文件连接图在图4-11中，绿灯计数器直接接分位译码器1，红灯计数器直接接分位译码器2，每个译码器分别接两个驱动电路，然后接输出。

左边5个驱动器接的数码管显示的是甲车道各个灯亮的时间，右边5个驱动器接的数码管显示的是乙车道各个灯亮的时间。

5程序设计5.1分频器设计library ieee;use ieee.std_logic_1164.all;entity fredevider is ----------分频器port(clkin:in std_logic;clkout:out std_logic);end;architecture devider of fredevider isconsta nt N:integer:=499;signa l counter:integer range 0 to N;signa l Clk:std_logic;beginprocess(clkin)beginif rising_ed ge(clkin)thenif Counter=N thencounter<=0;clk<=not clk;elsecounter<=counter+1;end if;end if;end process;clkout<=clk;end;5.2 控制器的设计控制器的作用是根据计数器的计数值控制发光二极管的亮、灭，以及输出正计时数值给七段译码管的分译码电路。

library ieee;use ieee.std_logic_1164.all;entity control is -----------控制器port (clk :in std_logic;c1,c2,c3:out std_logic; ------计数器工作时能信号，为1 时计数w1,w2,w3:in std_logic; ------计数器指示信号，在计数过程中，相应的指示信号为0，计数结束时为1r1,r2 :out std_logic; ------分别为甲乙车道红灯y1,y2 :out std_logic; -------分别为甲乙车道黄灯g1,g2 :out std_logic; ------分别为甲乙车道绿灯reset :in std_logic); -------复位信号，高电平有效end control ;architecture a of control istype state_space is (s3,s2,s1,s0) ; -----四种状态signa l state : state_space ;beginprocess (clk)beginif reset='1' thenstate<=s0; --------复位时状态为S0else if (clk'event and clk='1') then -------时钟上升沿到来case state iswhen s0=>if w1='1' thenstate<=s1;end if ;when s1=>if w2='1' thenstate<=s2;end if ;when s2=>if w3='1' thenstate<=s3;end if ;when s3=>if w2='1' thenstate<=s0;end if ;end case;end if;end if;end process;c1<='1'when state =s0 else '0';c2<='1'when state =s1 or state =s3 else '0';c3<='1'when state =s2 else '0';r1<='1'when state =s1 or state =s0 else '0';y1<='1'when state =s3else '0';g1<='1'when state =s2 else '0';r2<='1'when state =s2 or state =s3 else '0';y2<='1'when state =s1 else '0';g2<='1'when state =s0 else '0';end a ;5.3计数器的设计5.3.1 绿灯计数器library ieee;use ieee.std_logic_1164.all;entity counter1 isport (clk :in std_logic;enable :in std_logic;t1 :in integer range 0 to 40 ; -------绿灯可设置亮的时间c1 :out std_logic);end counter1 ;architecture a of counter1 isbeginprocess (clk)variable cnt : integer range 0 to 40 ; -----变量cnt 定义为常数，取值范围为0到40 beginif (clk'event and clk='1') then -----时钟上升沿到来if enable='1'a nd cnt<t1 then -----使能信号为1，并且cnt 小于t1 时cnt:=cnt+1; ------加计数elsecnt:=0;end if ;if cnt=t1 thenc1<='1'; ---------乙道开始通行，S0 状态elsec1<='0';end if ;end if ;end process;end a ;5.3.2 红灯计数器library ieee;use ieee.std_logic_1164.all;entity counter2 isport (clk :in std_logic;enable :in std_logic;t1 :in integer range 0 to 40 ;c2 :out std_logic);end counter2 ;architecture a of counter2 isconsta nt y:Integer:=5; ---------黄灯固定时间为5 秒signa l t2 : integer range 0 to 45; -------红灯亮的时间beginprocess (clk)variable cnt : integer range 0 to 45 ; ----------变量cnt 定义为常数，取值范围为0到45 begint2<=t1+y;if (clk'event and clk='1') then -------时钟上升沿到来if enable='1'a nd cnt<t2 then -----使能信号为1，并且cnt 小于t2 时cnt:=cnt+1;elsecnt:=0;end if ;if cnt=t2 thenc2<='1'; -------工作在S1 或S3 状态elsec2<='0';end if ;end if ;end process;end a;5.3.3 黄灯计数器library ieee;use ieee.std_logic_1164.all;entity counter3 isport (clk :in std_logic;enable :in std_logic;c3 :out std_logic;m3 :out integer range 0 to 5 );end counter3;architecture a of counter3 isbeginprocess (clk)variable cnt : integer range 0 to 5 ; -------变量cnt 定义为常数，取值范围为0到5 beginif (clk'event and clk='1') then -----时钟上升沿到来if enable='1'a nd cnt<5 then -----使能信号为1，并且cnt 小于5 时cnt:=cnt+1; ------加计数elsecnt:=0;end if ;if cnt=5 thenc3<='1'; ---------工作在S2 状态elsec3<='0';end if ;end if ;m3<=cnt;end process;end a ;5.4 分位译码电路设计5.4.1 分位译码电路设计1LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Fenwei1 ISPORT(Numin:IN integer RANGE 0 TO 45;NumA,NumB:OUT Integer RANGE 0 to 9 -------绿灯亮的时间，十位和个位数字);END;RCHITECTURE behavior OF Fenwei1 ISBEGINprocess(Numin)BEGINIF Numin>=40 THEN -------输入计时数据大于40NumA<=4; -------把十位数字送给ANumB<=Numin-40; -------把个位数字送给BELSIF Numin>=30 THENNumA<=3;NumB<=Numin-30;ELSIF Numin>=20 THENNumA<=2;NumB<=Numin-20;ELSIF Numin>=10 THENNumA<=1;NumB<=Numin-10;ELSENumA<=0;NumB<=Numin;END IF;END PROCESS;END;5.4.2 分位译码电路的设计2LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Fenwei2 ISPORT(Numin:IN integer RANGE 0 TO 45;NumC,NumD:OUT Integer RANGE 0 to 9 -----红灯亮的时间，十位和个位);END;ACHITECTURE behavior OF Fenwei2 ISBEGINprocess(Numin)BEGINIF Numin>=40 THENNumC<=4;NumD<=Numin-40;ELSIF Numin>=30 THENNumC<=3;NumD<=Numin-30;ELSIF Numin>=20 THENNumC<=2;NumD<=Numin-20;ELSIF Numin>=10 THENNumC<=1;NumD<=Numin-10;ELSENumC<=0;NumD<=Numin;END IF;END PROCESS;END;5.5 数码管驱动的设计5.5.1 红绿灯驱动LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY qudong ISPORT(clk:in STD_LOGIC;enable :in std_logic;data:IN integer RANGE 0 TO 9; ------输入数字segout: out STD_LOGIC_VECTOR(6 downto 0)); -------七段显示器输出END;ARCHITECTURE behavior OF qudong ISBEGINprocess(Clk,data)BEGINIF falling_edge(Clk) and enable='1' then ------下降沿到来和使能信号为1 时case data iswhen 0=>segout<="1111110";when 1=>segout<="0110000";when 2=>segout<="1101101";when 3=>segout<="1111001";when 4=>segout<="0110011";when 5=>segout<="1011011";when 6=>segout<="0011111";when 7=>segout<="1110000";when 8=>segout<="1111111";when 9=>segout<="1110011";when others =>null;END CASE;END IF;END PROCESS;END;5.5.2 黄灯驱动LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HDqudong IS ---------黄灯驱动PORTclk:in STD_LOGIC;enable :in std_logic;data:IN integer RANGE 0 TO 5; ------黄灯变化范围segout: out STD_LOGIC_VECTOR(6 downto 0)); END;ARCHITECTURE behavior OF HDqudong IS BEGINprocess(Clk,data)BEGINIF falling_edge(Clk) and enable='1' then case data iswhen 0=>segout<="1111110";when 1=>segout<="0110000";when 2=>segout<="1101101";when 3=>segout<="1111001";when 4=>segout<="0110011";when 5=>segout<="1011011";when others =>null;END CASE;END IF;END PROCESS;END;6仿真与结果分析6.1分频器仿真在QuartusII软件中导入交通灯控制程序，对此程序编译无错误后，建立Vector waveform file 文件保存时仿真文件名要与设计文件名一致。