第5章习题参考答案
1．请在括号内填入适当答案。在CPU中：
(1)保存当前正在执行的指令的寄存器是（IR ）；
(2)保存当前正在执行的指令地址的寄存器是（AR ）
(3)算术逻辑运算结果通常放在（DR ）和（通用寄存器）。2．参见图5.15的数据通路。画出存数指令“STO Rl，(R2)”的指令周期流程图，其含义是将寄存器Rl的内容传送至(R2)为地址的主存单元中。标出各微操作信号序列。
解：
STO R1, (R2)的指令流程图及为操作信号序列如下：
STO R1, (R2)
R/W=R
DR O, G, IR i
R2O, G, AR i
R1O, G, DR i
R/W=W
3．参见图5.15的数据通路，画出取数指令“LAD (R3)，R0”的指令周期流程图，其含义是将(R3)为地址主存单元的内容取至寄存器R2中，标出各微操作控制信号序列。
解：
LAD R3, (R0)的指令流程图及为操作信号序列如下：
PC O , G, AR i R/W=R DR O , G, IR i
R 3O , G, AR i DR O , G, R 0i
R/W=R LAD (R3), R0
4．假设主脉冲源频率为10MHz ，要求产生5个等间隔的节拍脉冲，试画出时序产生器的逻辑图。 解：
5．如果在一个CPU 周期中要产生3个节拍脉冲；T l ＝200ns ，T 2=400ns ，T 3=200ns ，试画出时序产生器逻辑图。
解：取节拍脉冲T l 、T 2、T 3的宽度为时钟周期或者是时钟周期的倍数即可。所以取时钟源提供的时钟周期为200ns ，即，其频率为5MHz.；由于要输出3个节拍脉冲信号，而T 3的宽度为2个时钟周期，也就是一个节拍电位的时间是4个时钟周期，所以除了C 4外，还需要3个触发器——C l 、C 2、C 3；并令
211C C T *=；321C C T *=；313C C T =，由此可画出逻辑电路图如下：
6．假设某机器有80条指令，平均每条指令由4条微指令组成，其中有一条取指微指令是所有指令公用的。已知微指令长度为32位，请估算控制存储器容量。解：80条指令，平均每条指令由4条微指令组成，其中有一条公用微指令，所以总微指令条数为80 (4-1)+1=241条微指令，每条微指令32位，所以控存容量为：24132位
7．某ALU器件是用模式控制码M S3 S2 S1 C来控制执行不同的算术运算和逻辑操作。下表列出各条指令所要求的模式控制码，其中y为二进制变量，φ为0或l任选。
试以指令码(A，B，H，D，E，F，G)为输入变量，写出控制参数M，S3，S2，S l，C的逻辑表达式。
1
y
y
解：
由表可列如下逻辑方程
M=G
S3=H+D+F
S2=A+B+D+H+E+F+G
S1=A+B+F+G
C=H+D+Ey+Fy
8．某机有8条微指令I1—I8，每条微指令所包含的微命令控制信号如下表所示。a—j分别对应10种不同性质的微命令信号。假设一条微指令的控制字段仅限为8位，请安排微指令的控制字段格式。
解：因为有10种不同性质的微命令信号，如果采用直接表示法则需要10位控制字段，现控制字段仅限于8位，那么，为了压缩控制字段的长度，必须设法把一个微指令周期中的互斥性微命令组合在一个小组中，进行分组译码。
经分析，(e,f,h)和(b,i,j)、或(d,i,j)和(e,f,h)、或(g,b,j)和(i,f,h)均是不可能同时出现的互斥信号，所以可将其通过2:4译码后输出三个微命令信号(00表示该组所有的微命令均无效)，而其余四个微命令信号用直接表示方式。因此可用下面的格式安排控制字段。
e f h b i j
或：
e f h d i j
或：
f h i b
g j
9．微地址转移逻辑表达式如下： μA 8 = P 1·IR 6·T 4 μA 7 = P 1·IR 5·T 4 μA 6 = P 2·C ·T 4
其中μA 8—μA 6为微地址寄存器相应位，P 1和P 2为判别标志，C 为进位标志，IR 5和IR 6为指令寄存器的相应位，T 4为时钟周期信号。说明上述逻辑表达式的含义，画出微地址转移逻辑图。 解：
μA 8 = P 1·IR 6·T 4 表示微地址的第8位在P 1有效时，用IR 6设置 μA 7 = P 1·IR 5·T 4 表示微地址的第7位在P 1有效时，用IR 5设置 μA 6 = P 2·C ·T 4 表示微地址的第6位在P 2有效时，用进位标志C 设置， 地址转移逻辑图如下：
Q
Q
SET
CLR
D
Q
Q
SET
CLR
D
Q
Q
SET
CLR
D
T 2
μAR 8μAR 7
μAR 6
T 4P 1IR 5
IR 6
C
P 2
876
10．某计算机有如下部件，ALU ，移位器，主存M ，主存数据寄存器MDR ，主存地址寄存器MAR ，指令寄存器IR ，通用寄存器R 0
R 3，暂存器C 和D 。
(1)请将各逻辑部件组成一个数据通路，并标明数据流动方向。
(2)画出“ADD R1，R2”指令的指令周期流程图。 解：
(1) 设该系统为单总线结构，暂存器C 和D 用于ALU 的输入端数据暂存，移位器作为ALU 输出端的缓冲器，可对ALU 的运算结果进行附加操作，则数据通路可设计如下：
IR
PC
MDR
MAR
M
R 0 R 1 R 2 R 3
D
移位器C
ALU
+
(2) 根据上面的数据通路，可画出“ADD R1，R2”(设R1为目的寄存器)的指
