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ICC使用小结（1）ICC的输入文件MilkyWay（physical library），TLUPlus文件（interconnect文件），lib文件（logical library），netlist，constraints（sdc），floorplan文件（.fp或.def）由于ICC会使用MilkyWay数据格式，因此有必要先熟悉MilkyWay格式的产生。
（2）ICC的步骤流程ICC的流程如下：（1）import design(netlist/sdc/database)——（2）create_floorplan 或adjust floorplan——（3）placement ——（4）cts——（5）route——（6）final signoff （3）具体每一步过程及注意点（操作点）（4）Import design具体操作：set_link_library xxxset_target_library xxxcreate_mu_lib design_library –technology xxx.tf –mw_reference_library ref_library open set_tlu_plus_file –max_tluplus max_file –min_tluplus min_file –tech2itf_map map_fileread_verilog xxx.vcurrent_design xxxlinkread_def xxx.defderive_pg_connection –power_net xxx_power_net –power_pin xxx_power_pin –ground_net xxx_ground_net –ground_pin xxx_ground_pinderive_pg_connection –power_net xxx_power_net –power_pin xxx_power_pin –ground_net xxx_ground_net –ground_pin xxx_ground_pin -tieread_floorplan xxx.fp或新创建一个floorplan接下来的任务了。
Synopsys系列工具简介Synopsys的产品线覆盖了整个IC设计流程，使客户从设计规范到芯片生产都能用到完备的最高水平设计工具。
公司主要开发和支持基于两个主要平台的产品，Galaxy设计平台和Discovery验证平台。
这些平台为客户实现先进的集成电路设计和验证提供了整套综合性的工具。
Synopsys解决方案包括：System Creation(系统生成)System Verification and Analysis(系统验证与分析)Design Planning(设计规划)Physical Synthesis(物理综合)Design for Manufacturing(可制造设计)Design for Verification(可验证设计)Test Automation(自动化测试)Deep Submicron, Signal and Layout Integrity(深亚微米技术、信号与规划完整性技术)Intellectual Property and Design Reuse Technology(IP 核与设计重用技术)Standard and Custom Block Design(标准和定制模块设计)Chip Assembly(芯片集成)Final Verification(最终验证)Fabrication and Packaging(制造与封装设计工具)Technology CAD(TCAD)(工艺计算机辅助设计技术)主要包括以下工具：1.VCS (Verilog Compiled Simulator)2.DC (Design Compiler)3.ICC (IC Compiler)4.PT (PrimeTime)5.Hercules (Hercules Physical Verification)6.Star-RCXT (parasitic extraction tool)7.LEDA (LEDA Checker and LEDA Specifier)8.Formality (RTL to gate-level equivalence checking of cell-based designs)9.TetraMAX ATPG (Provides manufacturing test patterns for scan designs)1.VCS (Verilog Compiled Simulator)VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。
/inform ation/snug/2009/ic-compiler一种利用IC Compiler实现复杂情况下off-track布线的方法徐君中国科学院计算技术研究所微处理器中心xujun@ict.ac,cn摘要随着芯片设计日渐复杂以及设计者对芯片面积最小化、性能最大化的不懈追求, 物理设计面临着越来越大的挑战, 这时候就需要工具具有良好的扩展性，通过提供给用户足够的接口，使用户能够充分利用这些接口满足自己特殊的设计要求。
本文将介绍借助ICC的可编程能力实现项目对布线的特殊需求的一种方法。
在龙芯3号二级缓存模块的物理设计阶段，我们面临着宏单元过多、布线资源严重匮乏的局面，为了将宏单元的连线以最有效的方式引出，只能让连线走在非track通道上。
我们借助ICC的可编程能力开发脚本完成了连线的非track部分，又利用ICC提供的命令将这些连线巧妙地连接到相应的元器件引脚上，最终很好的达成了我们的设计目标。
1. 引言我们经常面临一些复杂情况下的布线挑战，既要保证面积够小从而缩减成本，又要保证连线够短从而提高性能。
这时候单纯地依靠几个命令或某种流程已无法满足我们的设计需要。
我们期望工具可以提供给用户必要的接口，使我们可以从实际项目出发，扩展出我们需要的功能。
Synopsys的IC Compiler恰好满足了我们的这一需求，它以TCL语言作为用户界面，通过提供给用户对象属性以及基本命令，展现出强大的可扩展性。
较之上一代主要基于Scheme语言的Astro而言，它更加灵活、鲁棒、容易操作和掌握。
本文使用的方法成功地用于龙芯3号二级缓存模块物理设计，具有一定的通用性和启发性。
本文组织如下：第一部分提出问题，介绍项目概况，阐述我们面临的设计难点；第二部分介绍我们如何开发点工具，实现off-track布线；第三部分介绍我们如何利用工具提供给我们的命令，将我们所做的off-track连线成功的连到相应标准单元的引脚上，完成整个布线过程；文章的最后是结论。
芯片在我们的生活和工作中无处不在。
例如，交通智能卡就嵌入了一颗带有微处理器、储存单元、芯片操作系统的芯片；而手机的主板则集成了数百颗芯片，有的负责无线电收发、有的负责功率放大、还有的负责存储照片和文件、处理音频，完成指纹、虹膜、面部的识别。
当然，手机中最重要，也是价格最昂贵的还属CPU，它是手机的控制中枢和逻辑计算的中心，通过运行存储器内的软件及数据库来操控手机。
根据处理的信号类型不同，芯片可以分为数字芯片和模拟芯片。
要制造出芯片，首先要完成芯片设计。
本文将概要介绍数字芯片设计的十大流程，以及各大流程中使用的主流EDA软件。
iphone13pro的A15芯片芯片设计可以分为前端设计（即逻辑设计）和后端设计（即物理设计）。
前端设计包括以下四个步骤：前端设计（1）算法或硬件架构设计与分析在明确芯片的设计需求之后，系统架构师会把这些市场需求转换成芯片的规格指标，形成芯片的Spec，也就是芯片的规格说明书。
这个说明书会详细描述芯片的功能、性能、尺寸、封装和应用等内容。
系统架构师会根据芯片的特点将芯片内部的规格使用划分出来，规划每个部分的功能需求空间，确立不同单元间联结的方法，同时确定设计的整体方向。
这个步骤对之后的设计起着至关重要的作用，区域划分不够的，无法完成该区域内的功能实现，会导致之前的工作全部推翻重来。
设计出来的东西，必须能够制造出来，所以芯片设计需要与产业链后端晶圆的制造和封装测试环节紧密合作，工程师不但需要考虑工艺是否可以实现相应电路设计，同时需要整合产业链资源确保芯片产品的及时供给。
这里的算法构建会用到编程语言（MATLAB，C++，C，System C, System Verilog等），对于不同类型的芯片，工程师们会有不同的偏好选择。
（2）RTL code（Register Transfer Level，寄存器传输级）实现由于芯片的设计及其复杂，设计人员并不在晶体级进行设计，而是在更高的抽象层级进行设计。
极术公开课本PPT由极术社区提供，如需要观看回放请前往极术社区1Confidential © 2019 Arm China移知|半导体教育领航者初识ICC21.为什么学ICC22.NDM 与ICC23.融合技术CONTENTS为什么要学ICC2◼设计规模的挑战◼多电源域◼多电压域◼多模式◼先进工艺的挑战FINFETFDSOI◼先进工艺的挑战不断涌现的新的概念CCS NLDM OCV AOCV POCV LVF ECSM MCMMDoublepattern◼两个方向◼在原有的框架基础上进行改进◼稳定性◼学习成本低◼后期效果差◼重新设计新的框架◼学习成本提高◼初期的阵痛◼PPA 差◼bug 多◼后期效果好EDA 工具的发展ICCICCIIICCII vs ICC◼学ICC还是学ICCII？◼2014年, ICCII量产版正式发布（建议ICC）◼2020年，ICCII已经完善了6年（建议ICCII）◼Fusion Compiler=DCII+ICCII◼目前不建议◼PR部分完全与ICCII相同，脚本完全一样。
◼数据结构与ICCII一致NDM与ICCIINDM◼New Data Model：统一的数据结构◼Timing View◼包含timing power function等逻辑信息。
◼用于ICCII的时序分析，功耗分析及其优化◼Layout View◼物理形状信息（无连接信息），相当于GDS。
◼用于产生GDS◼Design View◼物理形状以及pin和连接信息◼可以用来产生Frame View◼可以用来产生flatten的网表，spef ◼Frame View◼物理信息的抽象形式。
◼进行PR优化时使用。
◼提高运行速度block library◼Design view (.design) –a complete physical view that contains the full designinformation of the cell, including placed block instances and routed nets. This is the default view type◼Frame view (.frame) –a limited physical view that contains only the information needed to perform placement of the block as an instance and routing to the ports of the instance: the block outline, pins, via regions, and routing blockages.◼Abstract view (.abstract) –a simplified view that contains only the interface information of a subdesign, used for placement and timing analysis at the next higher level of the design.◼Outline view (.outline) –a simplified view of a large child block that contains only the hierarchy information, without nets or leaf-level library cells, used for floorplan creation.新的基础架构◼ICCII是基于新的框架结构，用新的面向对象语言重写。
芯片设计前端总结1. 引言芯片设计前端是指芯片设计流程中的前期工作，包括需求分析、算法设计、RTL设计等。
本文总结了芯片设计前端的常见任务和流程，并对其中的关键环节进行了详细介绍。
2. 芯片设计前端任务芯片设计前端工作的主要任务包括：2.1 需求分析在芯片设计前期，需求分析是一个至关重要的任务。
设计团队需要与客户沟通，确定芯片的功能要求、性能指标、接口标准等。
需求分析的结果将极大地影响后续设计工作的进展。
2.2 算法设计芯片设计前端还需要进行算法设计，这意味着将系统级的功能转化为硬件级的实现方式。
算法设计需要考虑性能、功耗、面积等因素，以及与后续设计阶段的接口匹配。
2.3 RTL设计RTL（Register Transfer Level）设计是芯片设计的关键环节之一。
在这个阶段，设计人员需要根据算法设计的结构和功能需求，使用硬件描述语言（如Verilog、VHDL等）进行电路的逻辑设计。
2.4 验证与仿真验证与仿真是芯片设计前端不可或缺的一环。
在完成RTL设计后，设计团队需要进行功能验证、时序验证等，以确保设计的正确性和性能满足设计要求。
仿真工作可以通过软件工具模拟芯片的工作情况，提前发现问题并加以解决。
3. 芯片设计前端流程芯片设计前端的流程如下：1.需求分析：与客户沟通，明确芯片设计需求。
2.算法设计：将功能要求转化为硬件级的实现方式，考虑性能、功耗等因素。
3.RTL设计：使用硬件描述语言进行电路的逻辑设计。
4.验证与仿真：对设计进行功能验证、时序验证等工作。
其中，需求分析阶段为芯片设计前端工作的起点，验证与仿真阶段为芯片设计前端工作的终点，而算法设计和RTL设计则是中间的核心环节。
整个流程需要设计团队密切合作，不断迭代和优化设计，以确保最终的芯片设计能够满足客户的需求。
4. 关键技术和工具在芯片设计前端工作中，有一些关键的技术和工具是必不可少的：4.1 硬件描述语言硬件描述语言（HDL）是芯片设计前端的重要工具。
icc2后端设计流程1. 逻辑综合（Logic Synthesis）：在这一阶段，工程师将设计的RTL（Register Transfer Level，寄存器传输级）描述转化为逻辑门级的电路描述。
逻辑综合工具会将RTL的代码转换为等效电路，以满足电路规格和性能要求。
2. 物理布局（Physical Layout）：在该阶段，工程师需要将逻辑综合生成的电路结构进行合理的布局。
物理布局涉及到将电路元件（如逻辑门、寄存器、电缆等）放置在芯片上的位置。
合理的物理布局可以提高电路的性能和可靠性。
3. 综合布局（Floorplanning）：在这一阶段，工程师需要确定将电路元件放置在芯片上的具体位置和面积大小。
综合布局要考虑到电路元件之间的连线和信号传输的最短路径。
4. 时序优化（Timing Optimization）：在这一步骤中，工程师会使用时序优化工具来改善电路的时序特性，以保证电路在特定的时钟频率下正常工作。
通过对逻辑电路的优化，减少路径的延迟，并对布局进行调整，以提高时序约束。
5. 连线（Routing）：在电路的物理布局确定后，需要进行连线，将各个电路元件之间的信号线连接起来。
连线过程中需要考虑到信号的延迟、功耗等因素。
6. 引脚分配（Pin Assignment）：在这一阶段，为电路设计分配引脚。
引脚分配需要考虑电路的输入和输出连接，以便正确与其他器件进行通信。
7. 功耗优化（Power Optimization）：在电路设计完成后，工程师还需要进行功耗优化。
这包括减少电路中的冗余部分、优化电路的布局，以及采用低功耗的设计方法，以降低功耗并提高电路的能效性。
以上是ICC2后端设计流程的主要步骤。
在每个阶段中，工程师需要借助ICC2提供的工具和算法来完成任务。
这些流程顺序要根据具体的电路规模和设计要求来确定，工程师还需要进行多次迭代和调整，以优化电路设计的性能和可靠性。
通过ICC2后端设计流程，工程师可以高效地完成集成电路的设计和验证工作。
IC前端设计流程和使用的工具概述IC前端设计是集成电路设计的重要环节之一，它涉及到电路的功能逻辑设计、验证与优化，以及物理结构设计和版图绘制等方面。
在IC前端设计的过程中，使用合适的工具可以极大地提升工作效率和设计质量。
本文将介绍IC前端设计的流程，并介绍在不同阶段中常用的工具。
设计流程1. 需求分析首先，设计师需要与客户或产品经理进行沟通，了解设计的需求。
这包括对芯片功能、性能和功耗要求的明确理解。
2. 逻辑设计在逻辑设计阶段，设计师根据需求进行设计，确定电路的功能逻辑。
常用的工具包括：•建模语言：Verilog、VHDL等•逻辑设计工具：Cadence、Synopsys等3. 逻辑仿真和验证设计完成后，需要进行逻辑仿真和验证，以确保设计的正确性和稳定性。
常用的工具包括：•仿真工具：ModelSim、VCS等•验证方法：功能仿真、时序仿真等4. 逻辑综合和优化在逻辑综合和优化阶段，设计师将逻辑描述转化为电路网表，并对电路进行优化，以达到性能和功耗的要求。
常用的工具包括：•综合工具：Design Compiler、Genus等5. 物理设计在物理设计阶段，设计师将电路网表转化为物理结构，包括布局和版图。
常用的工具包括：•布局工具：Innovus、ICC等•版图编辑工具：Virtuoso、Calibre等6. 模拟仿真完成物理设计后，需要进行模拟仿真，验证电路的性能和稳定性。
常用的工具包括：•仿真工具：HSIM、HSPICE等7. 版图优化在版图优化阶段，设计师对版图进行布局和路由优化，以满足电路的性能和功耗需求。
常用的工具包括：•优化工具：Innovus、ICC等8. 验证和验证布局最后，在验证和验证布局阶段，设计师对设计进行全面的验证，以确保电路的性能和稳定性。
常用的工具包括：•验证工具：Calibre、Star-RCXT等工具选择在IC前端设计的过程中，选择合适的工具可以提高工作效率和设计质量。
能全面的布局布线系统概述IC Compiler 是Synopsys Galaxy™ 设计实现平台的一个必要组成部分。
整个设计实现平台提供全面的设计解决方案，包括逻辑综合、物理实现、低功耗设计及可制造性设计。
IC Compiler是一个单独的、具备收敛性的、芯片级物理实现工具，集扁平化及层次化设计规划、布局和优化、时钟树综合、布线、可制造性及低功耗众多功能于一体，使设计人员能够如期完成当前的高性能、高度复杂的设计实现。
下载数据手册IC Compiler 是一套功能全面的布局布线系统，在时序、面积、功耗、信号完整性、布线能力、“开箱即用”结果及快速设计收敛方面均可提供最佳结果质量(QoR)。
整个流程中的多核支持可提高生产率。
新技术使设计人员能够处理数千兆规模的复杂设计，并满足紧张的项目日程安排。
IC Compiler 与行业标准签核解决方案–PrimeTime® SI 及StarRC™ 有着紧密的相关性。
此外，还提供采用 PrimeTime ECO 指导信息的最佳物理 ECO 实现解决方案。
日益复杂的设计、不断增加的 DRC 规则以及复杂的制造合规性需求使得当前盛行的先实现后验证的做法造成物理验证不够令人满意。
IC Validator DRC/LVS 签核解决方案与 IC Compiler 的无缝集成使 In-Design 技术成为可能，从而缓解设计人员在设计实现阶段做快速签核收敛所遇到的困难。
IC Compiler 提供全面的可制造性解决方案，在优化时序、面积、功耗、可测性和可布线性的同时,良率也得以优化。
IC Compiler 不仅可以提高设计的可制造性，还可以优化功能及参数化的良率。
采用 IC Compiler 并行层次化设计可强化设计规划和芯片级可行性尝试及分析功能，能够处理大规模复杂设计。
通过早期分析和可行性探索，IC Compiler 能够提供更小的芯片尺寸，实现可预见的设计收敛，从而降低设计成本。
