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数字电子技术基础实验报告题目：实验二组合电路实验设计小组成员：小组成员：实验二组合电路实验设计一、实验目的1.通过实验的方法学习数据选择器的电路结构和特点2.掌握数据选择器的逻辑功能及其基本应用3.通过实验的方法学习74LS138的电路结构和特点4.掌握74LS138的逻辑功能及其基本应用二、实验要求要求一：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74153双四数据选择器和7400与非门，用原理图输入方法实现一位全加器。
（MULTISIM仿真和FPGA 实现）要求二：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。
（MULTISIM仿真和FPGA 实现）要求三：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和门电路，用原理图输入方法实现一个两位二进制数值比较器。
（MULTISIM 仿真和 FPGA 实现）三、实验设备（1）电脑一台；（2）数字电路实验箱；（3）数据线一根。
四、实验原理Multisim 的模拟电路编程原理Quartus II的模拟电路编译、波形仿真及目标器件写入的基本应用数字电路逻辑表达式转换的基本知识数据选择器和译码器的电路结构及其特点实验开发板的基本使用知识五、实验内容1、调用 MAXPLUSII 库中的组合逻辑器件74153双四数据选择器和7400与非门，用原理图输入方法实现一位全加器。
（MULTISIM仿真和 FPGA 实现）（1）构建真值表、卡诺图及降维卡诺图真值表：真值表：S1卡诺图：C0卡诺图：降维卡诺图：（2）逻辑表达式变换过程（3）原理图（Multisim和QuartusII中绘制的原理图）：Quartus II 中原理图Multisim 中原理图（4）波形仿真：（5）记录电路输出结果2、调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。
fpga实训报告引言随着技术的不断发展，电子行业也在迅速进步。
作为电子产品领域的重要组成部分，FPGA（Field Programmable Gate Array）即现场可编程门阵列技术）在近年来受到越来越多的重视。
本文将分享我参与的一次FPGA实训项目的经验和体会。
一、FPGA的基本概念FPGA是一种集成电路芯片，它通过可编程逻辑门阵列构成的，能够实现电路的数字逻辑功能。
与传统的ASIC（Application-Specific Integrated Circuit）相比，FPGA具有可编程的优势，能够根据需要进行重新编程，具备更高的灵活性和可塑性。
二、实训项目背景本次实训项目是一个基于FPGA的数字信号处理系统设计。
我们小组的任务是设计一个音频信号处理系统，能够实现音频的输入、处理和输出等功能。
这个项目旨在让我们熟悉FPGA开发流程和工具，并锻炼我们的团队协作能力和解决问题的能力。
三、项目过程1.需求分析在开始项目之前，我们首先进行了需求分析。
我们确定了音频输入输出的格式要求，处理功能的要求，以及系统的性能指标。
这一步对于项目的成功实施非常关键，只有明确需求，才能确保后续的设计和开发效果。
2.系统设计在需求分析的基础上，我们开始进行系统设计。
我们首先进行模块拆分，将系统划分为音频输入模块、音频处理模块和音频输出模块。
然后，我们根据每个模块的功能设计相应的电路和逻辑。
3.软件仿真设计好电路和逻辑后，我们使用FPGA开发工具进行软件仿真。
通过仿真，我们可以验证设计的正确性和稳定性。
当发现问题时，我们及时进行修改和优化，直到达到预期的效果。
4.物理综合在软件仿真通过后，我们进行物理综合。
这一步骤将我们的设计映射到实际的硬件资源上，包括将逻辑电路映射到LUT（Lookup Table）、将时序电路映射到寄存器等。
物理综合过程中，我们需要考虑到硬件资源的利用率和系统的性能要求。
5.实际实现完成物理综合后，我们开始进行实际的系统实现。
西南科技大学实验报告课程名称：基于FPGA的现代数字系统设计实验名称：基于HDL十进制计数、显示系统设计姓名：学号:班级：通信1301指导教师：刘桂华西南科技大学信息工程学院制基于HDL十进制计数、显示系统设计一、实验目的1、掌握基于语言的 ISE 设计全流程；2、熟悉、应用 VerilogHDL描述数字电路；3、掌握基于 Verilog的组合和时序逻辑电路的设计方法；4、掌握 chipscope 片内逻辑分析仪的使用与调试方法。
二、实验原理1、实验内容：设计具有异步复位、同步使能的十进制计数器，其计数结果可以通过七段数码管、发光二极管等进行显示。
2、模块端口信号说明：输入信号：Clk_50m ---系统采样时钟clk -------待计数的时钟clr ---------异步清零信号，当 clr=0，输出复位为 0，当clr=1，正常计数ena---------使能控制信号，当 ena=1，电路正常累加计数，否则电路不工作输出信号：q[6：0]---------驱动数码管，显示计数值的个位cout -----------1bit 数据，显示计数值向十位的进位COM-----------共阳级数码管,公共端（接地，参考开发板原理图3、以自顶向下的设计思路进行模块划分：整个系统主要设计的模块是：十进制计数模块和数码管驱动模块，由于实验板的按键为实现硬件防抖，则需要将按键输入的时钟 clk，先通过消抖模块消抖后，再输出至后续使用。
1）十进制计数器模块设计输入: CLK -------待计数的时钟CLR ---------异步清零信号，当 CLR =0，输出复位为0，当 CLR =1，正常计数。
EN---------使能控制信号，当 EN=1，电路正常累加计数，否则电路不工作输出： SUM[3:0]---------- 计数值的个位。
即，在 CLK 上升沿检测到SUM=9 时，SUM 将被置 0，开始新一轮的计数。
FPGA实验报告一、实验目的本次FPGA实验目的是通过使用FPGA开发板，了解FPGA的基本原理和应用，培养学生对数字电路设计的基本能力。
二、实验原理FPGA（Field-Programmable Gate Array）是一种可编程逻辑芯片，通过在芯片中加入多个查找表、可编程互连和触发器等基本模块，使得用户可以根据实际需求程序设计芯片的逻辑功能和互连关系。
FPGA的主要优点是能快速更新设计并且重配置灵活，而且速度快、功耗低。
本次实验我们使用的FPGA开发板是Xilinx Spartan-6系列，采用的开发环境是Xilinx ISE Design Suite。
三、实验内容1.实验用到的器件及端口我们使用的FPGA开发板上有多个输入输出端口，如LED灯、开关、按键等。
其中LED灯作为输出端口，开关和按键作为输入端口。
实验中，我们通过控制开关的状态，来控制LED灯的亮与灭。
2.设计电路我们的实验电路主要由一个FPGA芯片、多个LED灯、多个开关和按键等组成。
具体设计如下：（插入电路图）3.编写代码我们使用Verilog语言来描述逻辑电路的功能，并将其编写成代码。
代码示例如下：module led_controllerinput wire CLK,input wire [3:0] SWITCH,output reg [7:0] LEDcase(SWITCH)endcaseendendmodule4.烧录代码通过Xilinx ISE Design Suite的工具链，将上述代码综合、实现、生成比特文件。
然后通过JTAG接口将比特文件烧录到FPGA芯片中。
5.实验结果实验结果是通过观察LED灯的亮灭情况来验证代码的正确性。
根据开关的不同状态，LED灯的亮灭也不同。
四、实验总结通过本次实验，我们深入了解了FPGA的基本原理和应用，并且使用了Xilinx Spartan-6系列的开发板完成了LED控制的实验。
通过观察LED灯的亮灭情况，验证了我们编写的代码的正确性。
fpga实训报告本报告旨在总结和分享我在FPGA实训课程中的学习和实践经验。
我将介绍我在实训过程中所遇到的挑战、学到的知识以及对未来发展的展望。
1. 概述FPGA（Field Programmable Gate Array）是一种可编程逻辑器件，具有灵活性和可重构性，广泛应用于嵌入式系统、数字电路设计和计算机硬件加速等领域。
在本次实训中，我们团队学习了FPGA的基本原理和使用方法，并基于Verilog语言开发了几个具体的项目。
2. 实训内容2.1 FPGA基础知识我们首先学习了FPGA的基础知识，包括FPGA的结构和工作原理、FPGA开发流程、Verilog语言基础等。
通过理论学习和实际操作，我们对FPGA的内部结构和原理有了更深入的了解。
2.2 FPGA开发工具在实训中，我们使用了主流的FPGA开发工具。
通过熟练掌握这些工具的使用，我们能够进行FPGA的设计、仿真和下载等操作，为后续的实验项目做好准备。
2.3 FPGA实验项目在实训过程中，我们完成了多个FPGA实验项目，包括数字逻辑电路设计、时序电路设计、数码管显示、LED闪烁、有限状态机设计等。
通过这些项目，我们将理论知识应用到实际场景中，提高了自己的设计能力和实践能力。
3. 实训经验和收获3.1 团队合作在实训中，我们组成了小组合作完成各项实验项目。
通过合作，我们不仅学会了协作和沟通，还互相帮助解决问题，提高了团队凝聚力和协作能力。
3.2 动手实践FPGA实训的一个重要特点是强调实践操作。
通过大量的实验练习，我们不仅掌握了基本的FPGA开发技能，还了解了FPGA在各个领域中的广泛应用，并在实践中提高了自己的问题解决能力。
3.3 创新思维在一些项目中，我们需要设计和实现独特的功能，这要求我们发挥创新思维，灵活运用所学知识。
通过这个过程，我们培养了创新意识和解决实际问题的能力。
4. 未来展望通过FPGA实训的学习和实践，我对FPGA的应用和发展前景有了更深入的认识和理解。
西南科技大学实验报告课程名称：基于FPGA的现代数字系统设计实验名称：基于HDL十进制计数、显示系统设计姓名：学号:班级：通信1301指导教师：刘桂华西南科技大学信息工程学院制基于HDL十进制计数、显示系统设计一、实验目的1、掌握基于语言的ISE 设计全流程；2、熟悉、应用VerilogHDL描述数字电路；3、掌握基于Verilog的组合和时序逻辑电路的设计方法；4、掌握chipscope 片内逻辑分析仪的使用与调试方法。
二、实验原理1、实验内容：设计具有异步复位、同步使能的十进制计数器，其计数结果可以通过七段数码管、发光二极管等进行显示。
2、模块端口信号说明：输入信号：Clk_50m ---系统采样时钟clk -------待计数的时钟clr ---------异步清零信号，当clr=0，输出复位为0，当clr=1，正常计数ena---------使能控制信号，当ena=1，电路正常累加计数，否则电路不工作输出信号：q[6：0]---------驱动数码管，显示计数值的个位cout -----------1bit 数据，显示计数值向十位的进位COM-----------共阳级数码管,公共端（接地，参考开发板原理图3、以自顶向下的设计思路进行模块划分：整个系统主要设计的模块是：十进制计数模块和数码管驱动模块，由于实验板的按键为实现硬件防抖，则需要将按键输入的时钟clk，先通过消抖模块消抖后，再输出至后续使用。
1）十进制计数器模块设计输入: CLK -------待计数的时钟CLR ---------异步清零信号，当CLR =0，输出复位为0，当CLR =1，正常计数。
EN---------使能控制信号，当EN=1，电路正常累加计数，否则电路不工作输出：SUM[3:0]---------- 计数值的个位。
即，在CLK 上升沿检测到SUM=9 时，SUM 将被置0，开始新一轮的计数。
tc ------------计数值的十位进位，即：只有在时钟CLK 上升沿检测到SUM=9 时，TC将被置1，其余情况下TC=0;在设计中可以使用always，if-else-if语句实现，设计中注意不要在两个以上的always 模块中对同一个变量进行赋值，否则会产生多重赋值源（multi-source）的问题。
FPGA实验⼆2-4译码器设计实验报告原版得分：数字系统设计课程实验实验⼆2-4译码器设计1、⽤CSAE语句进⾏2-4译码器设计程序设计library ieee;use ieee.std_logic_1164.all;entity decoder24isport(a:in std_logic_vector(1downto0);--定义输⼊信号a(1..0) s:out std_logic_vector(3downto0));--定义输出信号s(3..0) end decoder24;architecture behave of decoder24isbeginprocess(a)begincase a iswhen"00"=>s<="1110";--当a=00时，s(0)=0 when"01"=>s<="1101";--当a=01时，s(1)=0 when"10"=>s<="1011";--当a=10时，s(2)=0 when"11"=>s<="0111";--当a=11时，s(3)=0when others=>null;end case;end process;end behave;仿真结果a s（填灯亮和灭）a(1)a(2)LED2LED3LED4LED5 00灭灭灭亮01灭灭亮灭10灭亮灭灭11亮灭灭灭下载后LED2,6,7亮按下up后LED4,6,7亮2、⽤IF语句进⾏2-4译码器设计程序设计library ieee;use ieee.std_logic_1164.all;entity d24isport(a:in std_logic_vector(1downto0);--定义输⼊信号a(1..0) s:out std_logic_vector(3downto0));--定义输出信号s(3..0) end d24;architecture behave of d24isbeginprocess(a)beginif a="00"then s<=(0=>'0',others=>'1');--当a=00时，s(0)=0 elsif a="01"then s<=(1=>'0',others=>'1');--当a=01时，s(1)=0 elsifa="10"then s<=(2=>'0',others=>'1');--当a=10时，s(2)=0 elsif a="11"then s<=(3=>'0',others=>'1');--当a=11时，s(3)=0 else s<= (others=>'0');end if;end process;end behave;仿真结果a s（填灯亮和灭）a(1)a(2)LED2LED3LED4（pin68)LED5 00灭灭灭亮01灭灭亮灭10灭亮灭灭11亮灭灭灭引脚配置如表：端⼝引脚实验板上名称端⼝引脚实验板上名称端⼝引脚实验板上名称a(1)132up s(3)64LED2s(1)68LED4 a(0)131left s(2)67LED3s(0)69LED5实验总结：由于有了之前实验的操作基础，所以在做这个实验时遇到的阻⼒不⼤，⽐较顺利的完成了。
FPGA上机实验报告实验一：半加器（一）实验题目模拟实现半加器（二）实验要求使用Quartus II 编写代码以及使用多功能电路箱实现半加器。
（三）实验过程(1)半加器实验代码为：module Test1(A,B,Sum,Carry);input A,B;output Sum,Carry;assign Sum=A^B;assign Carry=A&B;endmodule（2）变量说明：A: 系统的一个输入B: 系统的输入的一个加数Sum：A^B的和Carry：A&B的进位（四）实验结果实验二：全加器（一）实验题目模拟实现全加器（二）实验要求使用Quartus II 编写代码以及使用多功能电路箱实现全加器。
（三）实验过程(1)全加器实验代码：module HalfAdd(X,Y,Sum,Cout);input X,Y;output Sum,Cout;xor u_xor(Sum,X,Y);and u_and (Cout,X,Y);endmodulemodule FullAdd(X,Y,Cin,Cout,Sum);input X,Y,Cin;output Cout,Sum;wire HalfAdd_A_Sum;wire HalfAdd_A_Count;wire HalfAdd_B_Count;or u_or(Cout,HalfAdd_A_Count,HalfAdd_B_Count);HalfAddu_HalfAdd_A(.X(X),.Y(Y),.Sum(HalfAdd_A_Sum),.Cout(HalfAdd_A_Count)); HalfAddu_HalfAdd_B(.X(Cin),.Y(HalfAdd_A_Sum),.Sum(Sum),.Cout(HalfAdd_B_Count ));Endmodule（2）变量说明：A: 系统的一个输入B: 系统的输入的一个加数Cin:相邻低位的进位Sum：A^B的和Cout：A&B的进位（四）实验结果实验三：二四译码器（一）实验题目模拟实现二四译码器（二）实验要求使用Quartus II 编写代码以及使用多功能电路箱实现二四译码器。
FPGA实验报告一、实验目的本次实验的主要目的是了解和掌握FPGA的基本原理、主要特点和应用领域，以及学习使用HDL语言进行FPGA设计和开发。
二、实验器材和软件1.实验器材：FPGA开发板、计算机；2. 实验软件：Xilinx Vivado。
三、实验内容1.FPGA基础知识学习首先，我们学习了FPGA的基本原理和主要特点。
FPGA（Field Programmable Gate Arrays）即现场可编程门阵列，是一种可在现场进行编程和重新配置的集成电路。
与常规的固定功能集成电路相比，FPGA具有灵活性和可重构性的优势，因此在各种应用领域得到广泛应用。
2.VHDL语言学习在了解了FPGA基础知识后，我们开始学习使用HDL语言进行FPGA设计和开发。
HDL（Hardware Description Language）即硬件描述语言，是一种用于描述数字电路结构和行为的语言。
在本次实验中，我们主要学习了VHDL（VHSIC Hardware Description Language）语言的基础语法和常用结构，如组合逻辑和时序逻辑。
3.FPGA设计实验基于学习的FPGA和VHDL知识，我们进行了一系列的FPGA设计实验。
首先，我们设计了一个组合逻辑电路，实现了一个两输入AND门的功能。
然后，我们设计了一个时序逻辑电路，实现了一个简单的计数器，能够在每个时钟上升沿时进行计数。
四、实验结果与分析通过实验，我们成功地实现了一个两输入AND门和一个计数器电路。
经过仿真和综合，我们验证了设计的正确性和可行性。
从实验中，我们不仅掌握了FPGA的基本原理和主要特点，也学习了使用HDL语言进行FPGA设计和开发的基本方法。
通过自己动手实验，我们加深了对FPGA的理解，并提高了自己的实践操作能力。
五、实验总结通过本次实验，我们对FPGA的基本原理和主要特点有了更深入的了解，也掌握了使用HDL语言进行FPGA设计和开发的基本方法。
fpga实训报告1、实训背景本次FPGA实训旨在提升学员对于FPGA（Field-Programmable Gate Array）的了解和应用能力。
通过实际操作，加深对FPGA结构、原理和编程的理解，提高在数字电路设计和嵌入式系统开发中的实践能力。
2、实训目标2.1 掌握FPGA的基本原理和工作原理；2.2 熟悉FPGA的开发环境和常用开发工具；2.3 学会使用硬件描述语言（HDL）进行FPGA的设计和编程；2.4 利用FPGA实现数字电路设计和嵌入式系统开发。
3、实训过程与方法本次FPGA实训采用了以下步骤和方法：3.1 理论学习：通过课堂讲解和学习资料，学习FPGA的基本概念、原理和应用领域；3.2 实验操作：通过实验指导书，按照实验流程进行FPGA开发环境的搭建、FPGA设计和编程的实际操作；3.3 问题解决：在实验过程中遇到问题时，通过查阅资料、请教老师和同学等方式解决，保证实验的顺利进行；3.4 实验总结：每个实验结束后，撰写实验总结报告，总结所学到的知识和经验。
4、实训内容4.1 FPGA基础知识学习：包括FPGA的定义、特点、结构和工作原理等内容；4.2 FPGA开发环境搭建：包括安装开发软件、连接开发板和计算机等操作；4.3 硬件描述语言（HDL）的学习和应用：包括Verilog和VHDL的基本语法、模块化设计和状态机的实现等；4.4 FPGA设计和编程实验：包括数电实验、数字系统设计和嵌入式系统开发等；4.5 实验总结和报告撰写：对每个实验进行总结，包括实验目的、步骤、结果和心得体会等。
5、实训成果通过本次FPGA实训，学员们取得了一定的成果：5.1 提高了对FPGA的理解和应用能力；5.2 熟悉了FPGA开发环境和常用工具的使用；5.3 学会了使用HDL进行FPGA设计和编程；5.4 实现了数字电路设计和嵌入式系统开发等应用。
6、实训心得本次FPGA实训让我对FPGA有了更深入的了解，通过实际操作，我不仅学会了使用FPGA开发环境和编程工具，还实现了一些具体的应用。
