lattice公司可编程逻辑器件开发软件ispDesignExpert

为什么Lattice在进入FPGA市场的第一年就能取得这么好的成绩？我想这里面可能有三个层次的深层原因：第一，针对Altera和Xilinx在高端有Stratix和Virtex、在低端有Cyclone和Spartan产品的情况下，我们选择了从中端切入的策略，从而在刚进入FPGA应用市场时能够有效地避免与已在高端和低端市场确立了自己领导地位的Altera和Xilinx发生正面冲撞，二年多来的实践证明这一策略是非常正确的；第二，我们在满足市场要求的严格质量前提下做出了自己的产品特色，例如，我们的低端LatticeECP2/M FPGA产品在保持对Cyclone和Spartan价格竞争力的前提下，再增加了一些切合用户实际应用需要而主要竞争对手还没有的功能，如更多的高速串行接口、更多的I/O口、128位AES加密和更大的内部存储空间等；第三，系统制造商心里也期望市场能涌现出较强的第3个FPGA供应商，因为这样才能形成稳定的三足鼎立之势，促进市场的有序竞争，并帮助它们稳定供应链和进一步降低运营成本。

目前FPGA和CPLD在哪些主要应用空间具有不可替代的关键地位？目前FPGA和CPLD的目标应用主要可分为以下三大类：低成本应用、对价格敏感的高性能应用、以及需要极高性能的应用。

第一类应用包括等离子或LCD TV、VoIP、机顶盒、图像渲染、音频处理和控制逻辑，第二类应用包括企业联网、GPON、企业存储、无线基站、协议转换、网络交换、图像滤波和存储器桥接，第三类应用包括光纤联网、SDH线路卡、下一代40G光通道卡、局域网交换机、DDR3存储器测试仪、高端服务器、背板高速接口、数据包成帧和分拆、高速存储器控制和高速信号处理。

Lattice目前主要有哪几条产品线？它们各针对什么目标应用？Lattice目前主要有4条产品线：针对低端市场的低成本FPGA LatticeECP2/M、针对高端市场的系统级高性能FPGA LatticeSC/M、带嵌入式闪存的非易失性FPGA LatticeXP和MachXO、以及混合信号PLD ispClock和Power Manager II，LatticeECP2和LatticeECP2M的主要区别是后者还带有SRAM存储器，LatticeSC和LatticeSCM的主要区别也一样。

第6章Lattice 系列CPLD6.1 概述6.2 CPLD器件系列简介6.1 概述Lattice Semiconductor Corporation 是世界著名的可编程器件厂商，它长期致力于高性能可编程逻辑器件及相关软件的设计、开发和销售。

Lattice可编程器件普遍采用其发明的E2 (电可擦除、电可编程)CMOS工艺和ISP(In System Programmable)技术，具备兼容IEEE 1532标准的在系统可编程性和IEEE 1149.1标准边界扫描可测试性，支持用户直接对安装在电路板上的该类器件进行编程、再编程以及功能与连通性测试，从而在产品的整个生命周期中获得许多利益和方便。

目前，该公司已研制并改进了一系列ISP器件(包括SPLD、CPLD、ispXPLD、FPGA、FPSC)、软件及相关产品，为用户提供了全面的可编程逻辑设计与开发解决方案。

它所提供的ispLEVER设计工具简单易用且支持所有的Lattice可编程逻辑器件，而品种丰富的评估套件/评估板也非常便于用户评估其设计实现，从而加速了其产品开发进程。

ISP 器件及技术的主要优点设计生产用户现场服务,技术支持缩短产品从设计到上市的周期简化系统试制过程提高电路板的可测试性减少器件的实物库存减少生产成本提高系统的质量和可靠性易于在用户现场进行检测和调试经济方便的远程对系统更新和修复6.2 CPLD器件系列简介如表6.1所示，Lattice经过优化的CPLD、XPLD组合包括多种具有不同特点、面向不同应用的器件系列，包括跨越式PLD(MachXO系列)、主流CPLD(ispMACH 4000V/B/C系列)、先进CPLD(ispXPLD5000MV/B/C系列)、5V CPLD(ispMACH4A5系列)、混合信号CPLD (ispPAC-POWR1208/604器件)，因而能够提供成本优化和性能领先的解决方案。

表6.1 Lattice CPLD和XPLD器件系列一览表电源系列宏单元t/ns F max/MHz I/O 存储器/Kb PLLPD1.2 V MachXO 128～1140* 3.5 345 73～271 0～27.6 0～2MachXO 128～1140* 3.5 345 73～271 0～27.6 0～25000MC 256～1024 3.5 300 141～381 64～512 2 1.8 V4000C 32～512 2.5 400 30～208 ——4000Z 32～256 3.5 267 32～128 ——MachXO 128～1140* 3.5 345 73～271 0～27.6 0～2 2.5 V5000MB 256～1024 3.5 300 141～381 64～512 24000B 32～512 2.5 400 30～208 ——MachXO 128～1140* 3.5 345 73～271 0～27.6 0～2 3.3 V5000MV 256～1024 3.5 300 141～381 64～512 24000V 32～512 2.5 400 30～208 ——5 V 4A5 32～256 5 182 32～128 ——6.2.1 MachXO跨越式可编程逻辑器件MachXO系列将FPGA的灵活性与CPLD的性能相结合，故被称为跨越式可编程逻辑器件。

ispEXPERT使用方法简介3.2.1概述ispEXPERT是美国Data I/O公司推出的一个世界级的强有力的用于可编程逻辑器件的数字系统设计软件，它是一种基于Windows的设计工具，是一套完整的EDA软件。

设计输入可采用原理图、硬件描述语言、混合输入三种方式。

能对所设计的数字电子系统进行功能仿真和时序仿真。

ispEXPERT 编译器是此软件的核心，能进行逻辑优化，将逻辑映射到器件中去，自动完成布局与布线并生成编程所需要的熔丝图（.jed）文件。

软件支持所有Lattice 公司的ispLSI器件、pLSI器件、ispGDS器件、ispGAL器件。

并能实现系统仿真。

ISP技术使用户能够在无需从电路板上拆下芯片的情况下，改变芯片的逻辑内容，实现在系统编程。

这种技术的应用能大大缩短电子系统设计周期，简化生产流程，降低生产成本，并可在现场对系统进行逻辑重构和升级。

ISP技术的发明，使硬件随时能够改变组态，实现了硬件设计软件化，革命性地改变了电子系统设计的传统概念和方法。

ispEXPERT软件的主要特征：1．输入方式* 原理图输入* ABEL-HDL 输入* VHDL 输入* Verilog-HDL 输入2．逻辑模拟* 功能模拟* 时序模拟* 静态时序分析3．编译器* 结构综合、映射、自动布局和布线4．支持的器件* 含有宏库，有500个宏元件可供调用* 支持所有ISP器件5．下载软件* ISP 菊花链下载软件3.2.2原理图输入原理图输入方式是比较简单易学的一种方法，只要按照原理图的形式将图画出，设定一定的输入输出符号，系统即可自动生成编程所需要的熔丝图文件，本章介绍如何使用原理图输入方式完成一个电路的设计。

1. 创建一个新的设计项目可以按照以下步骤创建一个新的设计项目： （1）启动isp Expert System按开始=>程序=>Lattice Semiconductor=>ispEXPERT System ，或者从桌面快捷方式中直接进入，屏幕上出现如图3.16所示的项目管理器窗口。

第4章常用EDA工具软件操作指南本章提要：本章阐述了Altera MAX+plusⅡ，Xilinx ISE Series、Lattice ispDesignEXPERT 等常用的主流EDA工具软件的基本使用方法，包括软件的安装，原理图、VHDL等输入方式的设计操作的步骤与方法。

学习要求：在对三个软件作简单介绍的基础上，概括地讲述三个主流厂家LATTICE、ALTERA、XILINX公司的设计开发软件中的一个的使用，并要求学生通过实验和上机熟悉地掌握其中一个软件的使用。

对其余的两个软件至少有个基本的了解。

关键词：MAX+plusⅡ，ISE Series、ispDesignEXPERT4.1 Altera MAX+plusⅡ操作指南4.1.1 MAX+plusⅡ10.2的安装4.1.2 MAX+plusⅡ开发系统设计入门4.2 Xilinx ISE Series的使用4.2.1 ISE的安装4.2.2 ISE工程设计流程4.2.3 VHDL设计操作指南4.2.4 ISE综合使用实例4.3 Lattice ispDesignEXPERT的使用4.3.1 ispDesignEXPERT的安装4.3.2 原理图输入方式设计操作4.3.3 VHDL输入方式设计操作4.1 Altera MAX+plusⅡ操作指南Alter公司的MAX+plusⅡ是一个高度集成化的可编程逻辑器件开发系统，可以开发Alter公司的MAX系列和FLEX系列的可编程器件。

该系统的主要特点如下：①支持多种设计输入方式。

如：原理图、VHDL语言、AHDL语言、波形图等。

同时还支持主流的第三方EDA工具，如：Synopsys、Cadence、ViewLogic、Synplicity、Mentor和Model Technology等等。

②提供完善的功能仿真，同时还提供精确的时间仿真。

③该系统把设计输入、功能仿真、时间仿真、设计编译以及器件编程集成于统一的开发环境下，从而更方便、更快捷。

ispLEVER教程•教程简介与背景•ispLEVER 基础操作•原理图设计与编辑技巧•PCB 布局布线实战演练•仿真测试与验证方法论述•团队协作与版本控制策略分享目录CONTENTS01教程简介与背景ispLEVER概述ispLEVER 是Lattice半导体公司提供的一款集成开发环境（IDE），用于设计、模拟和编程Lattice FPGA和CPLD器件。

它提供了一套完整的工具链，包括设计输入、综合、布局布线、时序分析、仿真和下载等，方便用户进行FPGA/CPLD设计。

ispLEVER支持多种设计输入方式，如原理图、硬件描述语言（HDL）和混合输入等，并提供了丰富的IP核和库函数，以加速设计过程。

教程目标与内容本教程的目标是帮助读者掌握ispLEVER的基本操作和设计流程，能够独立完成简单的FPGA/CPLD设计。

教程内容包括ispLEVER的安装与配置、设计输入、综合与布局布线、时序分析、仿真和下载等关键步骤的详细讲解。

通过本教程的学习，读者将了解FPGA/CPLD设计的基本原理和方法，并具备一定的实践能力和问题解决能力。

1 2 3在学习本教程之前，读者应具备数字电路和计算机组成原理的基本知识，了解FPGA/CPLD的基本概念和原理。

读者需要掌握一种硬件描述语言（如VHDL或Verilog），以便进行FPGA/CPLD设计。

对于初学者，建议具备一定的编程基础，如C/C 或Python等，以便更好地理解和应用ispLEVER 中的相关概念和工具。

预备知识与技能要求本教程采用理论与实践相结合的方法，通过详细的步骤讲解和实例演示，帮助读者逐步掌握ispLEVER的使用方法。

对于遇到的问题和困难，可以通过查阅ispLEVER的官方文档或在线论坛寻求帮助和解决方案。

学习方法与建议在学习过程中，建议读者结合实例进行操作练习，加深对相关概念和工具的理解和掌握。

此外，鼓励读者在学习过程中积极思考和探索，尝试将所学知识应用于实际项目中，以提高学习效果和实践能力。

Lattice ispMACH TM 4000V/B/C/Z 设计指南及常见问题解答目录1介绍 (4)1.1特征 (4)1.2产品系列和器件选择手册 (4)1.3性能分析 (5)1.3.1超快性能 (5)1.3.2最低功耗 (6)2体系结构概述 (7)2.1ISP MACH4000体系结构 (7)2.2结构特征 (9)2.2.1逻辑分配器和3种速度路径 (9)2.2.2带可编程延时的输入寄存器 (10)2.2.3灵活的时钟和时钟使能 (10)2.2.4初始化控制 (11)2.2.5ORP BYPASS多路复用器 (11)2.2.6I/O 单元 (12)2.2.7OE 控制 (12)3设计实现 (13)3.1全局约束 (13)3.1.1Fitter 选项 (13)3.1.2利用率选项 (14)3.2约束编辑器 (15)3.2.1设备设置表 (15)3.2.2封装察看/引脚编辑规划 (15)3.2.3引脚/节点位置分配 (16)3.2.4组分配 (16)3.2.5I/O类型设置 (16)3.2.6资源预留 (17)3.2.7缺省设置 (17)3.3资源约束 (17)3.3.1使用源约束注意事项 (17)3.3.2源约束语法 (18)3.4优化设计方法 (21)3.4.1ispLEVEL 约束选项控制 (21)3.4.2HDL 源文件约束控制 (22)4器件应用要点 (22)4.14K系列器件VCC和VCCO的作用和连接 (22)4.24K系列器件各电源上电时间及要求 (22)4.34K系列器件的全局复位 (22)4.4关于4K系列器件时钟的用法 (22)4.5全局输出使能信号 (23)4.6CPLD的I/O口作为双向口使用时应注意的问题 (23)4.7关于设计中使用宽多路复用器的问题 (24)4.8未使用引脚的处理 (25)4.9I/O5V兼容问题 (25)4.10I/O口的电平设置 (25)4.114K系列器件引脚上、下拉电阻,OD,慢摆率特性的设定 (25)4.12关于引脚的缺省值和更改 (27)4.134K系列器件功耗的计算 (27)4.144K系列器件节点温度的计算 (27)4.154K器件的热插拔 (28)4.16ISP JTAG编程/测试信号 (28)4.17CPU加载的频率 (28)4.184K系列器件可承受的加载次数 (28)4.19加载过程中I/O口的状态 (28)4.20综合工具的选择 (29)4.21关于约束文件 (29)4.22用嵌入的M ODEL S IM 仿真 (29)4.23M ODEL S IM应用点滴 (30)4.244K器件上电电压阀值 (30)4.25ISP LEVER中的版本控制功能 (31)4.26ISP LEVER中C ONSTRAINT E DITOR的G LOBAL C ONSTRAINTS设置 (32)4.27ISP LEVER中的时序分析 (33)5ISPLEVER优化参数快速指南 (33)5.1ISP LEVER常用约束优化参数的含义与推荐设置 (33)5.2ISP LEVER推荐的优化参数设置 (35)6ISPLEVER安装说明 (36)6.1ISP LEVER安装说明 (36)6.2ISP VM S YSTEM安装说明 (37)7相关资料 (37)1介绍ispMACH4000 器件包括3.3V、2.5V和1.8V三个系列。