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第一章在Allegro 中准备好进行SI 仿真的PCB 板图1）在Cadence 中进行SI 分析可以通过几种方式得到结果：* Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。
* 使用Specctre Quest 打开*.brd，进行必要设置，通过处理直接得到结果。
这实际与上述方式类似，只不过是两个独立的模块，真正的仿真软件是下面的SigXplore 程序。
* 直接打开SigXplore 建立拓扑进行仿真。
2）从PowerPCB 转换到Allegro 格式在PowerPCb 中对已经完成的PCB 板，作如下操作：在文件菜单，选择Export 操作，出现File Export 窗口，选择ASCII 格式*.asc 文件格式，并指定文件名称和路径（图1.1）。
图1.1 在PowerPCB 中输出通用ASC 格式文件图1.2 PowerPCB 导出格式设置窗口点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口，在该窗口中，点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项，尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格式，否则Allegro 不能正确导入。
3）在Allegro 中导入*.ascPCB 板图在文件菜单，选择Import 操作，出现一个下拉菜单，在下拉菜单中选择PADS 项，出现PADS IN 设置窗口（图1.3），在该窗口中需要设置3 个必要参数：图1.3 转换阿三次文件参数设置窗口i. 在的一栏那填入源asc 文件的目录ii. 在第二栏指定转换必须的pads_in.ini 文件所在目录（也可将此文件拷入工作目录中，此例）iii. 指定转换后的文件存放目录然后运行“Run”，将在指定的目录中生成转换成功的.brd 文件。
注：pads_in.ini 所在目录路：.Psd_14.2ToolsPCBbin 中。
Allegro PCB SI：一步一步学会一步一步学会前仿真前仿真 Learn Allegro PCB SI Pre-simulation Step by StepDoc Scope: Cadence 16.5 Doc Number: SFTEC12007 Author: Daniel Zhong Create Date: 2012-04-10 Rev: 1.00Sofer Technology Co., Ltd目录1 Cadence Allegro PCB SI简介 (12)1.1 高速PCB 设计流程 ...................................................... 12 2 Allegro PCB SI的前仿真 . (13)2.1 准备仿真模型和其他需求 (13)2.1.1 获取所使用元器件的仿真模型 (14)2.1.2 获取所使用连接器的仿真模型 (15)2.1.3 获取所使用元器件和连接器的器件手册和用户指南等相关资料 (15)2.1.4 获取所需的规范文档 (15)2.1.5 了解相关电路和接口工作原理 (15)2.1.6 提取与信号完整性相关的要求 (15)2.1.7 预先创建拓扑样本 (16)2.1.8 预先创建相对于不同阈值电压的眼图模板 (16)2.1.9预先创建自定义测量 .................................................. 17 2.2仿真前的规划 .......................................................... 17 2.3关键器件预布局 . ........................................................ 18 2.4 模型加载和仿真配置 .. (18)2.4.1 模型的转化 (19)2.4.2使用SI Design Setup配置 (20)Sofer Technology Co., Ltd2.4.3选择需要配置的信号线 ................................................ 21 2.4.4设置仿真库 ........................................................ 23 2.4.5设置电源和地网络 ................................................... 25 2.4.6设置叠层 .......................................................... 29 2.4.7设置元器件类别 ..................................................... 32 2.4.8为元器件分配和创建模型 .............................................. 33 2.4.9设置差分对 ........................................................ 42 2.4.10设置仿真参数 ..................................................... 47 2.4.11SI Design Audit相关 . ............................................ 55 2.4.12提取拓扑 ........................................................ 57 2.4.13在SigXP 中设置仿真库和仿真参数 ...................................... 59 2.4.14在SigXP 中绘制拓扑 ................................................ 63 2.5 方案空间分析 (73)2.5.1 输出驱动力扫描分析 (76)2.5.2 Stub 长度扫描分析 (78)2.5.3线宽线间距扫描分析 .................................................. 79 2.6 方案到约束规则的转化 . (81)2.6.1 传输线延迟规则的设置 (82)2.6.2 拓扑结构等传输线特性规则的设置 (85)2.6.3 传输线耦合规则的设置 (85)2.6.4拓扑规则在约束管理器中的应用 (86)Sofer Technology Co., Ltd 3 Allegro PCB SI的后仿真 (89)表格表格 1：Routed Interconnect Models参数 (50)表格 2：Simulation 栏眉仿真参数 (52)表格 3：IO Cell Stimulus Edit窗口中的选项 (73)图图 1：传统的PCB 设计流程图 (12)图 2：Allegro PCB SI高速PCB 设计流程图 (13)图 3：眼图模式下的眼图模板 (16)图 4：地址、命令和控制信号传输线拓扑 (17)图 5：RDIMM 的布局示意图 (18)图 6：Model Integrity界面 (19)图 7：使用Model Integrity将IBIS 文件转换至DML 格式 (20)图 8：Cadence Product Choices产品选择器窗口 (21)图 9：Allegro PCB SI GXL界面 (22)图 10：Setup Category Selection窗口 (22)图 11：Setup Xnet Selection窗口 (22)图 12：Allegro PCB SI GXL关于网络设置的提醒框 (23)Sofer Technology Co., Ltd图 13：Setup Library Search Directories窗口 (24)图 14：Setup Library File Extensions窗口 (24)图 15：Setup Working Libraries窗口 (24)图 16：Setup Power and Ground Nets窗口 (25)图 17：Allegro PCB SI GXL电压赋值窗口 (26)图 18：选择“Edit Voltage On Any Net In Design” . (26)图 19：Identify DC Nets窗口。
Allegro流程详解Allegro流程详解⼀.零件建⽴在Allegro 中, Symbol 有五种, 它们分别是Package Symbol 、Mechanical Symbol、Format Symbol、Shape Symbol、Flash Symbol。
每种Symbol 均有⼀个Symbol Drawing File(符号绘图⽂件), 后缀名均为*.dra。
此绘图⽂件只供编辑⽤, 不能给Allegro 数据库调⽤。
Allegro 能调⽤的Symbol 如下:1、Package Symbol⼀般元件的封装符号, 后缀名为*.psm。
PCB 中所有元件像电阻、电容、电感、IC 等的封装类型即为Package Symbol。
2、Mechanical Symbol由板外框及螺丝孔所组成的机构符号, 后缀名为*.bsm。
有时我们设计PCB 的外框及螺丝孔位置都是⼀样的, ⽐如显卡, 电脑主板, 每次设计PCB时要画⼀次板外框及确定螺丝孔位置, 显得较⿇烦。
这时我们可以将PCB的外框及螺丝孔建成⼀个Mechanical Symbol, 在设计PCB 时, 将此Mechanical Symbol 调出即可。
3、Format Symbol由图框和说明所组成的元件符号, 后缀名为*.osm。
⽐较少⽤。
4、Shape Symbol供建⽴特殊形状的焊盘⽤, 后缀为*.ssm。
像显卡上⾦⼿指封装的焊盘即为⼀个不规则形状的焊盘, 在建⽴此焊盘时要先将不规则形状焊盘的形状建成⼀个Shape Symbol, 然后在建⽴焊盘中调⽤此Shape Symbol。
5、Flash Symbol焊盘连接铜⽪导通符号, 后缀名为*.fsm。
在PCB 设计中, 焊盘与其周围的铜⽪相连, 可以全包含, 也可以采⽤梅花辨的形式连接,我们可以将此梅花辨建成⼀个Flash Symbol, 在建⽴焊盘时调⽤此Flash Symbol。
其中应⽤最多的就是Package symbol即是有电⽓特性的零件,⽽PAD是Package symbol构成的基础.Ⅰ建⽴PAD启动Padstack Designer来制作⼀个PAD,PAD按类型分分为:1.Through,贯穿的;2.Blind/Buried,盲孔/埋孔;3.Single,单⾯的.按电镀分:1.Plated,电镀的;2.Non-Plated,⾮电镀的.a.在Parameters选项卡中, Size值为钻孔⼤⼩;Drill symbol中Figure为钻孔标记形状,Charater为钻孔标记符号,Width为钻孔标记得宽度⼤⼩,Height为钻孔标记得⾼度⼤⼩;/doc/c98e12f0f61fb7360b4c654b.html yers选项卡中,Begin Layer为起始层,Default Internal为默认内层,End Layer 为结束层,SolderMask_Top为顶层阻焊, ,SolderMask_Bottom为底层阻焊PasteMask_Top为顶层助焊, PasteMask_Bottom为底层助焊;Regular Pad为正常焊盘⼤⼩值,Thermal Relief为热焊盘⼤⼩值,Anti Pad为隔离⼤⼩值.Ⅱ建⽴Symbol1.启动Allegro,新建⼀个Package Symbol,在Drawing Type中选Package Symbol,在Drawing Name中输⼊⽂件名,OK.2.计算好坐标,执⾏Layout→PIN,在Option⾯板中的Padstack中找到或输⼊你的PAD,Qty代表将要放置的数量,Spacing代表各个Pin之间的间距,Order则是⽅向Right为从左到右,Left为从右到左,Down为从上到下,Up为从下到上;Rotation是Pin要旋转的⾓度,Pin#为当前的Pin脚编号,Text block为⽂字号数;3.放好Pin以后再画零件的外框Add→Line,Option⾯板中的Active Class and Subclass分别为Package Geometry和Silkscreen_Top,Line lock为画出的线的类型:Line直线;Arc弧线;后⾯的是画出的⾓度;Line width为线宽.4.再画出零件实体⼤⼩Add→Shape→Solid Fill, Option⾯板中的Active Class and Subclass分别为Package Geometry和Place_Bound_Top,按照零件⼤⼩画出⼀个封闭的框,再填充之Shape→Fill.5.⽣成零件Create Symbol,保存之Ⅲ编写Device若你从orCad中直接⽣成PCB的话就⽆需编写这个⽂件,这个⽂件主要是⽤来描述零件的⼀些属性,⽐如PIN的个数,封装类型,定义功能等等!以下是⼀个实例,可以参考进⾏编写:74F00.txt(DEVICE FILE: F00 - used for device: 'F00')PACKAGE SOP14 ? 对应封装名,应与symbol相⼀致CLASS IC ? 指定封装形式PINCOUNT 14 ? PIN的个数PINORDER F00 A B Y ? 定義Pin NamePINUSE F00 IN IN OUT ? 定義Pin 之形式PINSWAP F00 A B ? 定義可Swap 之PinFUNCTION G1 F00 1 2 3 ? 定義可Swap 之功能(Gate) PinFUNCTION G2 F00 4 5 6 ? 定義可Swap 之功能(Gate) PinFUNCTION G3 F00 9 10 8 ? 定義可Swap 之功能(Gate) PinFUNCTION G4 F00 12 13 11 ? 定義可Swap 之功能(Gate) PinPOWER VCC; 14 ? 定義電源Pin 及名稱GROUND GND; 7 ? 定義Ground Pin 及名稱END⼆.⽣成⽹表以orCad⽣成⽹表为例:在项⽬管理器下选取所要建⽴⽹络表的电路图系■Tools>>Create Netlist…■或按这个图标:有两种⽅式⽣成⽹表：◆按value值(For Allegro).◆按Device 值(For Allegro)◆按value值建⽴⽹络表1.编辑元件的封装形式在Allegro元件库中value形式为“!0_1uf__bot_!”，在ORCAD元件属性中已有相应value项“0.1uf (bot)”。
Allegro后仿真流程介绍作成期:04/01/2009作成人:SOLDERMASKForewordGetting IBIS ModelsPre-WorkingSimulationView WaveformForeword●Getting IBIS Models ●Pre-Working Simulation●●View WaveformForeword前仿真和后仿真的区别前仿真又可以分为布局前仿真和布局后仿真。
前者是在设计的最初阶段，通过SigXplorer建立和验证详细的电气拓扑结构并以此制定出详细的约束规则。
后者是在布局完成的状态下，在布线过程中遇到的具体设计问题需要仿真的过程。
后仿真是在PCB布线完成以后，对已经完成的关键网络进行仿真验证的过程。
可以检查实际的物理执行过程（布局布线）是否违背设计意图；或是已知的改动，通过仿真来验证这种改动给高速设计带来的影响。
本篇文档主要介绍后仿真的操作流程Index●ForewordGetting IBIS Models●Pre-Working●Simulation●View Waveform到下列网站搜索各个公司IBIS模型下载网站/ibis/ibis%20table/models.htm到Google网站直接搜索某个型号的IBIS模型到器件厂商的官方网站下载IBIS模型需要检查是否存在语法错误，或者其他的错误，这一步是必须的。
打开软件Model Integrity，点击Open打开ibs文件，打开文件时软件自动进行Check。
若遇到错误，及时查明原因，一般都是语法错误，所以稍加修改就OK了。
点击此按钮查看报错的行并修改之有10个错误，原因是超出80字符IBIS to DML由于Allegro SI不能够直接对应IBIS模型，需要把IBIS模型转换成Allegro专用的DML模型，两者实际上都是文本文档，只是在描述的方式上有所区别。
右击，在弹出的框内选择IBIS to DML生成dml模型后保存至ibis模型同一路径待所有需要的器件模型全部转换成DML模型以后，要和IBIS模型保存在同一文件夹。
第一章在Allegro 中准备好进行SI 仿真的PCB 板图1）在Cadence 中进行SI 分析可以通过几种方式得到结果：* Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。
* 使用Specctre Quest 打开*.brd，进行必要设置，通过处理直接得到结果。
这实际与上述方式类似，只不过是两个独立的模块，真正的仿真软件是下面的SigXplore 程序。
* 直接打开SigXplore 建立拓扑进行仿真。
2）从PowerPCB 转换到Allegro 格式在PowerPCb 中对已经完成的PCB 板，作如下操作：在文件菜单，选择Export 操作，出现File Export 窗口，选择ASCII 格式*.asc 文件格式，并指定文件名称和路径（图1.1）。
图1.1 在PowerPCB 中输出通用ASC 格式文件图1.2 PowerPCB 导出格式设置窗口点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口，在该窗口中，点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项，尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格式，否则Allegro 不能正确导入。
3）在Allegro 中导入*.ascPCB 板图在文件菜单，选择Import 操作，出现一个下拉菜单，在下拉菜单中选择PADS 项，出现PADS IN 设置窗口（图1.3），在该窗口中需要设置3 个必要参数：图1.3 转换阿三次文件参数设置窗口i. 在的一栏那填入源asc 文件的目录ii. 在第二栏指定转换必须的pads_in.ini 文件所在目录（也可将此文件拷入工作目录中，此例）iii. 指定转换后的文件存放目录然后运行“Run”，将在指定的目录中生成转换成功的.brd 文件。
注：pads_in.ini 所在目录路：.Psd_14.2ToolsPCBbin 中。
基于Cadence Allegro SI 16.3的信号完整性仿真信号完整性是指信号在信号线上的质量。
信号具有良好的信号完整性是指当在需要的时候，具有所必需达到的电压电平数值。
差的信号完整性不是由某一因素导致的，而是由板级设计中多种因素共同引起的。
特别是在高速电路中，所使用的芯片的切换速度过快、端接元件布设不合理、电路的互联不合理等都会引起信号的完整性问题。
具体主要包括串扰、反射、过冲与下冲、振荡、信号延迟等。
信号完整性问题由多种因素引起，归结起来有反射、串扰、过冲和下冲、振铃、信号延迟等，其中反射和串扰是引发信号完整性问题的两大主要因素。
反射和我们所熟悉的光经过不连续的介质时都会有部分能量反射回来一样，就是信号在传输线上的回波现象。
此时信号功率没有全部传输到负载处，有一部分被反射回来了。
在高速的PCB中导线必须等效为传输线，按照传输线理论，如果源端与负载端具有相同的阻抗，反射就不会发生了。
如果二者阻抗不匹配就会引起反射，负载会将一部分电压反射回源端。
根据负载阻抗和源阻抗的关系大小不同，反射电压可能为正，也可能为负。
如果反射信号很强，叠加在原信号上，很可能改变逻辑状态，导致接收数据错误。
如果在时钟信号上可能引起时钟沿不单调，进而引起误触发。
一般布线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素均会导致此类反射。
另外常有一个输出多个接收，这时不同的布线策略产生的反射对每个接收端的影响也不相同，所以布线策略也是影响反射的一个不可忽视的因素。
串扰是相邻两条信号线之间的不必要的耦合，信号线之间的互感和互容引起线上的噪声。
因此也就把它分为感性串扰和容性串扰，分别引发耦合电流和耦合电压。
当信号的边沿速率低于1ns时，串扰问题就应该考虑了。
如果信号线上有交变的信号电流通过时，会产生交变的磁场，处于磁场中的相邻的信号线会感应出信号电压。
一般PCB板层的参数、信号线间距、驱动端和接收端的电气特性及信号线的端接方式对串扰都有一定的影响。
allegro仿真简单例程-回复什么是allegro仿真？allegro仿真是一种计算机软件工具，用于电子设计自动化(EDA)领域。
它主要用于模拟和验证电路设计，并提供性能评估、信号完整性分析和功耗优化等各种功能。
allegro仿真能够帮助设计工程师预测和解决潜在的电路设计问题，从而提高产品质量和性能。
allegro仿真的应用范围广泛，可用于数字电路、模拟电路、混合信号电路和射频(RF)电路等各种电路设计。
它可以模拟和验证电路的行为，以及与其他外部组件的交互。
除此之外，该仿真工具还提供各种分析和优化功能，帮助设计工程师对设计进行验证和优化，从而减少产品开发周期和成本。
在使用allegro仿真之前，我们需要进行一系列的准备工作。
首先，准备好要仿真的电路设计。
这包括电路的原理图和物理布局。
其次，确保我们已经安装了allegro仿真软件，并具备了基本的操作和使用知识。
最后，我们还需要编写仿真脚本或者配置仿真设置，以便进行仿真分析。
一旦准备工作完成，我们可以开始进行allegro仿真了。
首先，打开allegro 仿真软件，并导入我们的电路设计。
接下来，我们需要根据设计规范和要求，配置仿真设置。
这包括选择仿真模型、设定仿真时间、设置仿真条件等。
这些设置将决定仿真的精确度和结果。
配置完成后，我们可以进行仿真分析了。
allegro仿真工具提供了多种仿真分析模式，例如时域分析、频域分析、傅立叶变换等。
我们可以根据需要选择不同的分析模式，以获得所需的仿真结果。
同时，allegro仿真还允许我们在仿真过程中监测和分析电路的各种信号和性能指标。
当仿真完成后，我们还可以对仿真结果进行进一步的分析和优化。
allegro 仿真工具提供了丰富的数据处理和可视化功能，可以帮助我们分析电路的性能和故障，并进行相应的优化。
例如，我们可以绘制电压-电流曲线、功耗分布图等，以便更好地了解电路的工作情况。
除了仿真分析，allegro仿真还支持其他功能，如信号完整性分析和功耗优化等。
Allegro PCB SI：一步一步学会前仿真Learn Allegro PCB SI Pre-simulation Step by StepDoc Scope : Cadence 16.5Doc Number : SFTEC12007Author : Daniel ZhongCreate Date : 2012-04-10Rev : 1.00目录1Cadence Allegro PCB SI简介 (7)1.1高速PCB设计流程 (7)2Allegro PCB SI的前仿真 (8)2.1准备仿真模型和其他需求 (8)2.1.1获取所使用元器件的仿真模型 (9)2.1.2获取所使用连接器的仿真模型 (10)2.1.3获取所使用元器件和连接器的器件手册和用户指南等相关资料 (10)2.1.4获取所需的规范文档 (10)2.1.5了解相关电路和接口工作原理 (10)2.1.6提取与信号完整性相关的要求 (10)2.1.7预先创建拓扑样本 (11)2.1.8预先创建相对于不同阈值电压的眼图模板 (11)2.1.9预先创建自定义测量 (12)2.2仿真前的规划 (12)2.3关键器件预布局 (13)2.4模型加载和仿真配置 (13)2.4.1模型的转化 (14)2.4.2使用SI Design Setup配置 (15)2.4.3选择需要配置的信号线 (16)2.4.4设置仿真库 (18)2.4.5设置电源和地网络 (20)2.4.6设置叠层 (24)2.4.7设置元器件类别 (27)2.4.8为元器件分配和创建模型 (28)2.4.9设置差分对 (37)2.4.10设置仿真参数 (42)2.4.11SI Design Audit相关 (50)2.4.12提取拓扑 (52)2.4.13在SigXP中设置仿真库和仿真参数 (54)2.4.14在SigXP中绘制拓扑 (58)2.5方案空间分析 (68)2.5.1输出驱动力扫描分析 (71)2.5.2Stub长度扫描分析 (73)2.5.3线宽线间距扫描分析 (74)2.6方案到约束规则的转化 (76)2.6.1传输线延迟规则的设置 (77)2.6.2拓扑结构等传输线特性规则的设置 (80)2.6.3传输线耦合规则的设置 (80)2.6.4拓扑规则在约束管理器中的应用 (81)3Allegro PCB SI的后仿真 (84)表格表格 1：Routed Interconnect Models参数 (45)表格 2：Simulation栏眉仿真参数 (47)表格 3：IO Cell Stimulus Edit窗口中的选项 (68)图图 1：传统的PCB设计流程图 (7)图 2：Allegro PCB SI高速PCB设计流程图 (8)图 3：眼图模式下的眼图模板 (11)图 4：地址、命令和控制信号传输线拓扑 (12)图 5：RDIMM的布局示意图 (13)图 6：Model Integrity界面 (14)图 7：使用Model Integrity将IBIS文件转换至DML格式 (15)图 8：Cadence Product Choices产品选择器窗口 (16)图 9：Allegro PCB SI GXL界面 (17)图 10：Setup Category Selection窗口 (17)图 11：Setup Xnet Selection窗口 (17)图 12：Allegro PCB SI GXL关于网络设置的提醒框 (18)图 13：Setup Library Search Directories窗口 (19)图 14：Setup Library File Extensions窗口 (19)图 15：Setup Working Libraries窗口 (19)图 16：Setup Power and Ground Nets窗口 (20)图 17：Allegro PCB SI GXL电压赋值窗口 (21)图 18：选择“Edit Voltage On Any Net In Design” (21)图 19：Identify DC Nets窗口。
在仿真之前，需要相应的IBIS模型文件，并把它转换为Cadence需要的DML文件，现在已经下载了一个IBIS 文件，它是Altera公司的cyclone3的IBIS文件：cyclone3.ibs。
为了把它转化，我们首先需要打开Model Integrity打开Model Integrity后，选择File Open 打开需要转化的IBIS文件打开后如下图：点击cyclon3，然后点右键，选择IBIS to DML，来实现IBIS到DML的转化在转化时报错：查看LOG File有如下说明：这个时候实际上是出了很多报错，报错的说明如下：WARNING: CYCLONE3_sstl18c1_cio_d10s Ramp value for maximum of Fall is significantly different with that computed from the corresponding TV curve - fixedERROR: TVCurve start time of CYCLONE3_ttl18_rdio_d8s RisingWaveform rise_1 at line 483255 is not same as CYCLONE3_ttl18_rdio_d8s FallingWaveform fall_1 at line 482667ERROR: TVCurve start time of CYCLONE3_ttl18_rdio_d8s RisingWaveform rise_2 at line 483368 is not same as CYCLONE3_ttl18_rdio_d8s FallingWaveform fall_2 at line 482778WARNING: CYCLONE3_sstl2c1_cio_d12s Ramp value for typical of Fall is significantly different with that computed from the corresponding TV curve - fixedWARNING: CYCLONE3_sstl2c1_rio_d12s Ramp value for typical of Fall is significantly different with that computed from the corresponding TV curve - fixedWARNING: CYCLONE3_ttl18_rdio_d10s Ramp value for maximum of Rise is significantly different with that computed from the corresponding TV curve - fixedTranslation failed due to DMLCHECK errors.Output saved as D:\yanshi\2\cyclone3.dml.txt.Run ibis2signoise -d, a DML will be generated.Examine it with line numbers from the log message.对于这个错误，说明是在DOS环境下运行ibis2signoise -d,可以了，那么就在DOS下运行运行结束后，在运行目录下可以看到已经生成了文件：cyclone3.ibs.dml，修改它为cyclone3.dmlDML文件已经生成，关闭Model Integrity下一步就是要进行仿真了，首先打开PCB SI然后在弹出的菜单中选择红线框住的部分进入PCB SI GXL后打开要仿真的BRD文件。
Allegro 怎么样有效建立SI 模型？如何使用Model
Integrity 转换IBIS 模型
信号完整性仿真大多针对由芯片IO、传输线以及可能存在的接插件和分
立元件所构成的信号网络系统，为了实现精确的仿真，仿真模型的精确性是
首先需要保证的。
一般情况下，Allegro PCB SI 会执行传输线和分立元件的建模，而芯片IO 和连接器的模型通常会由原厂提供。
当前业内常见的芯片
IO 模型有两种格式，IBIS 模型和HSPICE 模型；常见的连接器模型也是两种，SPICE(HSPICE)模型和S 参数模型。
Allegro PCB SI 支持包括上述四种模型在内业界流行的仿真模型，但一般都需要转化为Cadence 自己的
DML(Device Modeling Library)后才能使用。
Allegro PCB SI 在仿真时需要将仿真模型都转变成DML 模型格式这一做法，区别于大多数EDA 软件，这种做法可以说是有利有弊有。
弊，很明
显，就是多一个额外的步骤，虽然这一步骤非常简便；利，则是有利于仿真
库的管理，做到仿真库和原始模型文件的隔离，并且在文件格式转换的同时
也执行了模型的校验。
在大多数情况下，外部模型格式到Cadence DML 模型格式的转换还是非常方便的，只需要用Cadence SPB 系列工具包中的Model Integrity 软件打开模型文件，然后点击转换到DML 即可。
SigXplorer调用S参数模型与HSpice模型进行系统复杂仿真——孙海峰我们使用Allegro SI/SigXplorer仿真环境，对系统板级拓扑结构进行仿真时，可以导入S参数模型与Spice电路模型进行仿真。
1. SigXplorer调用信号S参数模型（1） 通过PowerSI或其他S参数提取工具，提取的信号的S参数模型，将之另存为touchstone标准格式的S参数模型（*.snp文件——10个端口即为*.s10p），如下图所示（Sigrity PowerSI提取的默认S参数模型是*.bnp 文件，需要右键S参数结果Save as）：（2） 使用Allegro SI的Model Integrity模型编辑器，打开上一步骤创建的标准格式*.snp的S参数模型，右键执行Touchstone to DML命令，即可将该标准的Touchstone格式S参数转换为DML格式模型——DML格式模型用于Allegro SI SigXplorer。
（3） 完成Touchstone格式的S参数模型转换后，即可在Allegro SI环境中加载该DML模型的路径，则在SigXplorer中添加模型，选择ESpice Device 即可看到转换得到的S参数模型，该S参数模型（DML）即可直接用于SigXplorer仿真。
完成以上操作之后，SigXplorer中即可使用这些S参数模型用于信号完整性仿真（Allegro SI默认仿真引擎即可对其进行调用仿真）。
2. SigXplorer调用HSpice芯片电路模型（1） 在SigXplorer中加载芯片的HSpice电路模型的路径后，我们即可在Model Browser中查看路径下所有的HSpice电路模型，如下图所示：（2） 选择需要转换的HSpice电路模型，点击Translate命令，即可进入Spice 模型向可以仿真的DML模型的转换过程（也可以通过Sigrity T2B将Spice模型转换至ibis模型）。
信号完整性是指信号在信号线上的质量。
信号具有良好的信号完整性是指当在需要的时候，具有所必需达到的电压电平数值。
差的信号完整性不是由某一因素导致的，而是由板级设计中多种因素共同引起的。
特别是在高速电路中，所使用的芯片的切换速度过快、端接元件布设不合理、电路的互联不合理等都会引起信号的完整性问题。
具体主要包括串扰、反射、过冲与下冲、振荡、信号延迟等。
信号完整性问题由多种因素引起，归结起来有反射、串扰、过冲和下冲、振铃、信号延迟等，其中反射和串扰是引发信号完整性问题的两大主要因素。
反射和我们所熟悉的光经过不连续的介质时都会有部分能量反射回来一样，就是信号在传输线上的回波现象。
此时信号功率没有全部传输到负载处，有一部分被反射回来了。
在高速的PCB中导线必须等效为传输线，按照传输线理论，如果源端与负载端具有相同的阻抗，反射就不会发生了。
如果二者阻抗不匹配就会引起反射，负载会将一部分电压反射回源端。
根据负载阻抗和源阻抗的关系大小不同，反射电压可能为正，也可能为负。
如果反射信号很强，叠加在原信号上，很可能改变逻辑状态，导致接收数据错误。
如果在时钟信号上可能引起时钟沿不单调，进而引起误触发。
一般布线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素均会导致此类反射。
另外常有一个输出多个接收，这时不同的布线策略产生的反射对每个接收端的影响也不相同，所以布线策略也是影响反射的一个不可忽视的因素。
串扰是相邻两条信号线之间的不必要的耦合，信号线之间的互感和互容引起线上的噪声。
因此也就把它分为感性串扰和容性串扰，分别引发耦合电流和耦合电压。
当信号的边沿速率低于1ns时，串扰问题就应该考虑了。
如果信号线上有交变的信号电流通过时，会产生交变的磁场，处于磁场中的相邻的信号线会感应出信号电压。
一般PCB板层的参数、信号线间距、驱动端和接收端的电气特性及信号线的端接方式对串扰都有一定的影响。
在Cadence 的信号仿真工具中可以同时对6条耦合信号线进行串扰后仿真，可以设置的扫描参数有：PCB的介电常数，介质的厚度，沉铜厚度，信号线长度和宽度，信号线的间距．仿真时还必须指定一个受侵害的信号线，也就是考察另外的信号线对本条线路的干扰情况，激励设置为常高或是常低，这样就可以测到其他信号线对本条信号线的感应电压的总和，从而可以得到满足要求的最小间距和最大并行长度。
DDR信号完整性仿真频率的确定——孙海峰仿真过程中，我们必须了解如何来确定各类总线的仿真激励源，即Memory Contoller-DIMM之间的各类总线信号工作中的实际频率及其时序特性等，或者认为是DDR-DIMM工作中的外部输入激励信号——因为仿真过程中，必须设置DIMM的模拟激励源，即CPU驱动端的信号，才能仿真DIMM接收端信号SI/窜扰等状况。
实际工作中，DDR各类信号工作频率特征如下图所示：在此基础上，我们如何确定DDR最佳的仿真激励源，如何确定最佳SI仿真频率呢？接下来，将做出详细的阐述。
1、确定DDR核心频率DDR核心频率，即DDR上DRAM颗粒的工作频率，它与DDR数据传输位数有关，由于：DDR等效数据传输频率=DRAM核心频率×DDR读取位数，那么我们即可了解DRAM核心频率=数据等效传输频率/读取位数。
对于不同类型的DDR，数据读取位数为：DDR1（DDR SDRAM）：2 bit pre-fetch,同时读取(预取）2n的数据——数据读取位数2；DDR2：4 bit pre-fetch,同时读取（预取）4n的数据——数据读取位数4；DDR3：8 bit pre-fetch,同时读取（预取）8n的数据——数据读取位数8；结论：我们可以从数据传输频率，结合DDR类型，计算出核心频率。
2、确定DDR Controller(CPU)-DDR差分时钟仿真激励源——CK+/CK-差分时钟总线根据DDR时序图，我们可以知道，无论DDR1，DDR2，还是DDR3，DDRx 数据的最大实际传输频率均等于时钟频率，则DDRx最大数据等效工作频率（常说的DDRx能跑多少频率为等效值）为实际频率的2倍（周期为时钟周期1/2），如下图所示：结论：DDRx时钟总线仿真频率等于等效数据传输频率的1/2。
3、确定DDR Controller(CPU)-DDR地址/命令信号线仿真激励源——A*地址总线/BA*Bank地址选择信号/CAS(Column)列命令信号/RAS(Row)行命令信号/WE(Write)写命令使能端对于地址/命令信号仿真激励源的确定，即实际工作频率及其时序特性的确定，我们首先必须认识1-T/2-T这两种DDR常用时序工作模式。
CADENCE仿真流程第一章进行SI仿真的PCB板图的准备仿真前的准备工作主要包括以下几点：1、仿真板的准备●原理图设计；●PCB封装设计；●PCB板外型边框（Outline）设计，PCB板禁止布线区划分（Keepouts）；●输出网表（如果是用CADENCE的Concept HDL设计的原理图，可将网表直接Expot 到BRD文件中；如果是用PowerPCB设计的板图，转换到allegro中的板图，其操作见附录一的说明）；●器件预布局（Placement）：将其中的关键器件进行合理的预布局，主要涉及相对距离、抗干扰、散热、高频电路与低频电路、数字电路与模拟电路等方面；●PCB板布线分区（Rooms）：主要用来区分高频电路与低频电路、数字电路与模拟电路以及相对独立的电路。
元器件的布局以及电源和地线的处理将直接影响到电路性能和电磁兼容性能；2、器件模型的准备●收集器件的IBIS模型（网上下载、向代理申请、修改同类型器件的IBIS模型等）●收集器件的关键参数，如T co、Tsetup、Tholdup等及系统有关的时间参数T clock、Tskew、Tjitter●对IBIS模型进行整理、检查、纠错和验证。
3、确定需要仿真的电路部分，一般包括频率较高，负载较多，拓扑结构比较复杂（点到多点、多点到多点），时钟电路等关键信号线第二章IBIS模型的转化和加载CADENCE中的信号完整性仿真是建立在IBIS模型的基础上的，但又不是直接应用IBIS 模型，CADECE的软件自带一个将IBIS模型转换为自己可用的DML（Device Model Library）模型的功能模块，本章主要就IBIS模型的转换及加载进行讲解。
1、IBIS模型到DML模型的转换在Allegro窗口中选择Analyse\SI/EMI SIM\Library，打开“signal analyze library browser”窗口，在该窗口的右下方点击“Translate →”按钮，在出现的下拉菜单中选择“ibis2signois”项，出现“Select IBIS Source File”窗口（图1），选择想要进行转换的源IBIS文件，按下“打开”按钮，出现转换后文件名及路径设置窗口（缺省设置为和源IBIS文件同名并同路径放置，但此处文件名后缀为dml），设置后按下“保存”按钮，出现保存确定窗口（图2）,点击OK按钮即可，随后会出现一个“messages”窗口，该窗口中的报告文件说明在模型转换过程中出现的问题，对其中的“warning”可不用在意，但如果出现“error”则必须进行修改后重新进行模型格式转化直到没有“error”出现为止，此时转换得到的dml文件才是有效的。
allegro_PCB_SI仿真IntroductionAllegro PCB SI仿真可以帮助人们在设计PCB 电路板时进行信号完整性仿真，以验证电路设计的有效性和稳定性。
这个工具是Cadence 公司的Allegro 系列产品中的一个，它可以让我们对PCB 电路板进行模拟分析，发现布线中的信号完整性问题，并接下来进行优化，从而得到更好的结果。
下面我们来详细讲解一下Allegro PCB SI仿真的使用。
功能与特点Allegro PCB SI仿真工具主要有以下功能和特点：1. 电路适配性：根据实际电路接口，自动生成仿真模型，无须手工绘制，可节省大量时间和精力。
2. 建模精度：采用仿真模型进行仿真分析，模型的建立过程和仿真数据的处理过程均达到高精度的要求。
3. 可视化展示：提供直观、易于理解的仿真结果图像，用户可对仿真结果进行直观的分析和判断。
4. 高效优化：在分析结果的基础上，提供了一系列可行性方案，以便优化布局和电路设计，提高设计质量和效率。
5. 多维度仿真：支持多种仿真方式，可以分析不同工作频率、物理层、仿真类型等多种因素的影响。
6. 构建模块化：支持多种最新技术，如DDR、PCIe等，可实现模块化的仿真分析。
使用步骤Allegro PCB SI仿真的使用步骤如下：1. 在Allegro 设计工具中添加SI 仿真属性：在Allegro 中进行PCB 设计工作的人员首先需要添加SI 仿真属性。
这时需要使用Allegro constraint manager 工具，在其中添加SI 属性和控制器约束等信息。
Allegro SI 分析扫描过程会依据这些信息实现电路仿真。
2. 运行Allegro SI 分析：电路设计人员在完成电路布线后，需要使用Allegro SI 分析来分析信号完整性情况，以发现和解决可能存在的电路问题。
执行步骤为：首先选择si_analysis 工具，在其菜单中选择指定布线仿真设置；然后在仿真window 中选择仿真起点、仿真长度等参数，然后点击Run。
