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eda期末考试试题及答案EDA期末考试试题及答案一、选择题（每题2分，共20分）1. EDA（电子设计自动化）主要应用于以下哪个领域？A. 机械设计B. 建筑设计C. 电子电路设计D. 软件开发答案：C2. 在EDA软件中，以下哪个不是常见的设计流程？A. 原理图设计B. 电路仿真C. 手动布线D. 封装设计答案：C3. 下列哪个不是EDA工具的组成部分？A. 原理图编辑器B. PCB布局工具C. 3D建模软件D. 仿真分析工具答案：C4. 在EDA设计中，PCB指的是什么？A. 印刷电路板B. 个人计算机C. 程序控制板D. 功率控制板答案：A5. 以下哪个是EDA设计中常用的文件格式？A. .txtB. .pdfC. .schD. .jpg答案：C...（此处省略其他选择题）二、简答题（每题10分，共30分）1. 简述EDA设计流程的主要步骤。
答案：EDA设计流程通常包括原理图设计、电路仿真、PCB布局、布线、封装设计、测试与验证等步骤。
2. 解释什么是PCB布线，并说明其重要性。
答案：PCB布线是指在印刷电路板上将电子元件的引脚通过导电路径连接起来的过程。
布线的重要性在于它直接影响电路的性能、可靠性和生产成本。
3. 描述电路仿真在EDA设计中的作用。
答案：电路仿真在EDA设计中用于模拟电路在不同条件下的行为，帮助设计者预测电路的性能，优化设计，并在实际制造之前发现潜在的问题。
三、计算题（每题15分，共30分）1. 给定一个简单的RC电路，计算其时间常数τ。
答案：时间常数τ是电容C和电阻R的乘积，即τ = R * C。
2. 假设一个电路的输入信号频率为1kHz，计算其周期T。
答案：周期T是频率f的倒数，即T = 1/f = 1/1000Hz = 1ms。
四、设计题（20分）设计一个简单的放大器电路，并使用EDA工具绘制其原理图。
答案：（此处应有原理图，但无法提供图像，故省略）五、论述题（20分）论述在现代电子设计中，EDA工具的重要性及其对设计流程的影响。
《 EDA技术与项目训练》选择题1. 一个项目的输入输出端口是定义在 A 。
A. 实体中B. 结构体中C. 任何位置D. 进程体2. 描述项目具有逻辑功能的是 B 。
A. 实体B. 结构体C. 配置D. 进程3. 关键字ARCHITECTURE定义的是A。
A. 结构体B. 进程C. 实体D. 配置4. MAXPLUSII中编译VHDL源程序时要求 C 。
A.文件名和实体可不同名B.文件名和实体名无关C. 文件名和实体名要相同D. 不确定5. 1987标准的VHDL语言对大小写是 D 。
A. 敏感的B. 只能用小写C. 只能用大写D. 不敏感6. 关于1987标准的VHDL语言中，标识符描述正确的是 A 。
A. 必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以7. 关于1987标准的VHDL语言中，标识符描述正确的是 B 。
A. 下划线可以连用B. 下划线不能连用C. 不能使用下划线D. 可以使用任何字符8. 符合1987VHDL标准的标识符是 A 。
A. A_2B. A+2C. 2AD. 229. 符合1987VHDL标准的标识符是 A 。
A. a_2_3B. a_____2C. 2_2_aD. 2a10. 不符合1987VHDL标准的标识符是 C 。
A. a_1_inB. a_in_2C. 2_aD. asd_111. 不符合1987VHDL标准的标识符是 D 。
A. a2b2B. a1b1C. ad12D. %5012. VHDL语言中变量定义的位置是 D 。
A. 实体中中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置13. VHDL语言中信号定义的位置是 D 。
A. 实体中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置14. 变量是局部量可以写在 B 。
A. 实体中B. 进程中C. 线粒体D. 种子体中15. 变量和信号的描述正确的是 A 。
1、IEEE标准的硬件描述语言是Verilog HDL和VHDL共同点是：能够形式化地抽象表示电路的行为和结构；支持逻辑设计中层次与范围的描述：可借用高级语言的精巧结构来简化电路行为的描述：具有电路仿真与验证机制以保证设计的正确性；支持电路描述由高层到低层的综合转换；硬件描述与实现工艺无关；便于文档管理；易于理解和设计重用。
不同点：Verilog HDL是一种非常容易掌握的硬件描述语言，而VHDL掌握起来就比较困难。
2、把功能经过验证的、可综合的、实现后电路结构总门数在5000门以上的Verilog HDL模型称之为“软核”。
把在某一种现场可编程门阵列(FPGA)器件上实现的、经验证是正确的、总门数在5000门以上电路结构编码文件称为“固核”。
把在某一种专用集成电路工艺的(ASIC)器件上实现的、经验证是正确的、总门数在5000门以上电路结构版图掩膜称为“硬核”。
3、什么叫综合？通过综合产生的是什么？通过综合工具把行为级描述的模块通过逻辑网表自动转化为门级形式的模块叫综合。
综合由EDA工具来完成。
产生的是由与门，或门和非门组成的加法器，比较器等组合逻辑。
产生的模块很容易与某种工艺的基本元件逐一对应起来，再通过布局布线工具自动地转变为某种工具工艺的电路布线结构。
4、仿真可以在几层面上进行？每个层面的仿真有什么意义？分别为：前仿真，逻辑网表仿真，门级仿真和布线后仿真。
前仿真，逻辑网表仿真，门级仿真：可以调试和验证逻辑系统的设计和结构准确与否，并发现问题及时修改。
布线后仿真：分析设计的电路模块的运行是否正常。
5、模块由描述接口和描述逻辑功能两部分组成。
6、端口分为三种：输入口、输出口、输入/输出口。
7、reg型和wire型变量的差别是什么？reg型变量是寄存器型变量，wire型变量是连线型变量。
两者根本性的差别在于reg型变过量有个寄存器来存放变量，这个值只有变量发生改变时才会改变否则保证原来的值不变，wire型变量的值不是确定的值。
EDA复习题选择题1.一个项目的输入输出端口是定义在。
A. 实体中B. 结构体中C. 任何位置D. 进程体2.描述项目具有逻辑功能的是。
A. 实体B. 结构体C. 配置D. 进程3.关键字ARCHITECTURE定义的是。
A. 结构体B. 进程C. 实体D. 配置4. 关于1987标准的VHDL语言中，标识符描述正确的是。
A. 必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以5. VHDL语言中变量定义的位置是。
A. 实体中中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置6. VHDL语言中信号定义的位置是。
A. 实体中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置7.变量和信号的描述正确的是。
A. 变量赋值号是:=B. 信号赋值号是:=C. 变量赋值号是<=D. 二者没有区别8.变量和信号的描述正确的是。
A. 变量可以带出进程B. 信号可以带出进程C. 信号不能带出进程D. 二者没有区别9.下面数据中属于实数的是。
A. 4.2B. 3C. ‘1’D. “11011”10. 下面数据中属于位矢量的是。
A. 4.2B. 3C. ‘1’D. “11011”11. STD_LOGIG_1164中定义的高阻是字符。
A. XB. xC. zD. Z12. STD_LOGIG_1164中字符H定义的是。
A. 弱信号1B. 弱信号0C. 没有这个定义D. 初始值13.使用STD_LOGIG_1164使用的数据类型时。
A.可以直接调用B.必须在库和包集合中声明C.必须在实体中声明D. 必须在结构体中声明14. VHDL运算符优先级的说法正确的是。
A. 括号不能改变优先级B. 不能使用括号C. 括号的优先级最低D. 括号可以改变优先级15.如果a=1,b=0，则逻辑表达式（a AND b） OR（ NOT b AND a）的值是。
一、填空1、ASIC的中文含义是__专用集成电路_____；2、EDA的中文含义是_电子设计自动化；3、PROM的中文含义是_______4、EEPROM的中文含义是_______5、SOPC的中文含义是_______6、PLD的中文含义是______可编程逻辑器件_____________；7、HDL的中文含义是_硬件描述语言；8、CPLD的中文含义是_复杂可编程逻辑器件；9、FPGA 的中文含义是_现场可编程门阵列。
10、LUT的中文含义是__查找表_______________。
11、RTL的中文含义是_寄存器传输级(Register Transfer Level)12、PAR的中文含义是_布局布线13、UUT的中文含义是_被测单元(Unit Under Test)14、JTAG的中文含义是_联合测试行动小组(Joint Test Action Group)15、在ISE软件中的原理图输入时，用元件符号INV表示非门。
16、目前应用最广泛的HDL(硬件描述语言)有__VHDL语言，_Verilog HDL_语言。
17、FPGA在结构上主要分成三个部分：可编程逻辑单元,可编程输入输出单元,可编程连线.CPLD在结构上主要分成三个部分：可编程逻辑宏单元,可编程输入输出单元,可编程内部连线18、目前主流的FPGA都采用了基于SRAM 工艺的查找表结构。
FPGA芯片主要由6部分构成，分别是可编程I/O单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。
19、CPLD由可编程的与/或阵列以及宏单元库构成，CPLD主要由可编程I/O单元、基本逻辑块、互连资源和其它辅助功能模块构成。
20、Xilinx 公司器件主要包括Xilinx CPLD 芯片、FPGA 芯片、PROM 芯片，其中，XC9500系列是属于CPLD 芯片，而Spartan 类和Virtex 类是属于FPGA芯片，在这两大类芯片中Virtex 类是高端产品。
《EDA技术与项目训练》选择题1. 一个项目的输入输出端口是定义在 A 。
A. 实体中B. 结构体中C. 任何位置D. 进程体2. 描述项目具有逻辑功能的是 B 。
A. 实体B. 结构体C. 配置D. 进程3. 关键字ARCHITECTURE定义的是 A 。
A. 结构体B. 进程C. 实体D. 配置4. MAXPLUSII中编译VHDL源程序时要求 C 。
A.文件名和实体可不同名B.文件名和实体名无关C. 文件名和实体名要相同D.不确定5. 1987标准的VHDL语言对大小写是 D 。
A. 敏感的B. 只能用小写C. 只能用大写D. 不敏感6. 关于1987标准的VHDL语言中，标识符描述正确的是 A 。
A. 必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以7. 关于1987标准的VHDL语言中，标识符描述正确的是 B 。
A. 下划线可以连用B. 下划线不能连用C. 不能使用下划线D. 可以使用任何字符8. 符合1987VHDL标准的标识符是 A 。
A. A_2B. A+2C. 2AD. 229. 符合1987VHDL标准的标识符是 A 。
A. a_2_3B. a_____2C. 2_2_aD. 2a10. 不符合1987VHDL标准的标识符是 C 。
A. a_1_inB. a_in_2C. 2_aD. asd_111. 不符合1987VHDL标准的标识符是 D 。
A. a2b2B. a1b1C. ad12D. %5012. VHDL语言中变量定义的位置是 D 。
A. 实体中中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置13. VHDL语言中信号定义的位置是 D 。
A. 实体中任何位置B. 实体中特定位置C. 结构体中任何位置D.结构体中特定位置14. 变量是局部量可以写在 B 。
A. 实体中B. 进程中C. 线粒体D. 种子体中15. 变量和信号的描述正确的是 A 。
EDA复习题练习EDA练习一、名词解释及回答问题：写出下列缩写的中文（或者英文）含义：1.VHDL2.FPGA3.RTL4.SOPC5.EDA6.CPLD7.HDL8.LUT9.ASIC10.SOC11.JTAG12.IP13.LPM14.EDA与传统设计方法的区别？15.硬件描述语言编译综合后的结果是什么？16.时序仿真与功能仿真的区别？二、程序填空：（仅以一例说明题型）下面程序是参数可定制带计数使能异步复位计数器的VHDL描述，试补充完整。
--N-bitUpCounterwithLoad,CountEnable,and--AynchronouReetlibraryieee;ueIEEE.td_logic_1164.all;ueIEEE.______ __________.all;ueIEEE.td_logic_arith.all;entitycounter_niarchite cturebehaveof_______________iignalcount:td_logic_vector(width-1downto0);beginproce(clk,rt)beginifrt='1'thencount<=____________ ___;――清零elif_______________________then――边沿检测ifload='1'thencount<=data;count<=count+1;___________en='1'thenge neric(width:integer:=8);port(data:intd_logic_vector(width-1downto0);load,en,clk,rt:______td_logic;q:outtd_logic_vector(___ __________downto0));endcounter_n;_____________;endif;endproce;__ ______________endbehave;三、程序改错：（仅以一例说明题型）23456789LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYCNT10ISPORT(CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCNT10;ARCHITECTUREbhvOFCNT10ISSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);10BEGIN11PROCESS(CLK)BEGIN12IFRISING_EDGE(CLK)begin13IFQ1<9THEN14Q1<=Q1+1;15ELSE16Q1<=(OTHERS=>'0');17ENDIF;18ENDIF;19ENDPROCESS;20Q<=Q1;21E NDbhv;1.在MA某+PluII中编译时，提示的第一条错误为：Error:Line12:Filee:\\mywork\\tet\\cnt10.vhd:VHDLynta某error:IftatementmuthaveTHEN,butfoundBEGINintead指出并修改相应行的程序（如果是缺少语句请指出大致的行数）：错误1行号：程序改为：错误2行号：程序改为：2.若编译时出现如下错误，请分析原因。
EDA技术期末复习题1．结构体中包含了四类功能描述语句：语句、______________语句、子程序调用语句和语句。
(P304)2. 下列关于程序包的用法正确的是: ________ (P319)A、一个程序包中只能包含常数说明，VHDL数据类型说明，元件定义和子程序这几种结构之一或他们中的几种B、程序包首可以独立定义和使用C、程序包结构中，必须同时含有程序包首和程序包体D、一个完整的程序包中，程序包首名和程序包体名可以不是同一个名字3. 参数传递说明语句以关键词引导一个类属参量表，通常在实体中的位置处于语句之前。
(P300-301)4. 下列逻辑操作符中哪个的优先级最高：_______。
A. ANDB. ORC. NOTD. XOR5. 下列关于操作符说法不正确的是:_______ (P333)A、关系操作符的操作对象可以是VHDL中的任何数据类型构成的操作数B、关系操作符的返回值是布尔类型数据C、MOD和REM的操作数数据类型只能是整数，运算操作结果也是整数。
D、SLL是左移位操作，右边跟进的位补零6. 下列说法正确的是: _______。
(P332)A、只有BIT型和整型数据可以参与加减运算。
B、操作符是有优先级别的，其中逻辑运算符的级别最低。
C、BIT 、BOOLEAN和STD_LOGIC可以进行逻辑运算D、a nand b nand c 这串运算可以不加括号7. 下列语句中，不属于并行语句的是：________A、进程语句B、CASE语句C、元件例化语句D、WHEN…ELSE…语句8. 下列语句中，不属于顺序语句的是：_______。
A. WHEN…ELSE…语句B. IF语句C. LOOP语句D. CASE语句9. 以下关于VHDL中常量的声明正确的是________A、Constant Width ：Integer=8；B、Constant Width ：Integer ：= 8；C、Variable Width ：Integer = 8；D、Variable Width ：Integer ：= 8；10. 下列哪个库需要在VHDL程序中明确打开并指定________A、STDB、IEEEC、WORKＤ、自定义库11. VHDL中最为常用的是库。
1、与软件语言编译的作用相似，在硬件语言中称之为____________。
综合2、综合是将描述电路的高级语言转换为低级的，可与FPGA/CPLD结构相映射的______文件。
网表3、综合可分为自然语言综合、行为综合、____________和____________。
逻辑综合结构综合4、仿真包括_______仿真和________仿真，其中________仿真包含硬件特性参数，仿真精度高。
功能时序时序5、对CPLD的程序下载通常称为编程，对FPGA的程序下载通常称为________，二者作用一样。
配置6、可编程逻辑器件的业界三巨头是ALTERA、________和________。
Lattice XILINX7、简单PLD包括PROM、________、________和GAL。
其中__________为与阵列固定，或阵列可编程。
PLA PAL PROM8、IP英文全称是Intellectual Property，中文含义是____________，可分为___________、____________和固IP。
知识产权核软IP 硬IP9、可编程逻辑器件从结构上分类，简单PLD和CPLD属于___________结构，FPGA属于___________结构。
乘积项查找表10、可编程逻辑器件从编程工艺上可分为熔丝型、反熔丝型、EPROM型、________型和_________型。
E2PROM SRAM11、PLD的基本结构包括输入电路、__________、__________和输出电路。
与阵列或阵列12、MAX7000系列CPLD以16个宏单元构成一个_____________，而每个宏单元包括5个____________。
逻辑阵列块乘积项13、乘积项扩展分为________扩展乘积项和________扩展乘积项两种方式。
共享并联14、FLEX10K 系列FGPA以8个逻辑单元构成一个__________，每个逻辑单元包含一个四输入的________。
1.可编程逻辑器件在现代电子设计中越来越重要，请问：你所知道的可编程逻辑器件有哪些？目前最常用的两种器件是什么？其结构特征如何？答：按可编程逻辑器件的发展，有简单PLD器件（包括PLA、PAL、GAL、CPLD、FPGA 等）和复杂PLD器件两大类。
目前最常用的两种复杂PLD器件是CPLD和FPGA。
CPLD 即复杂可编程逻辑器件，其结构是基于ROM的乘积项的可编程结构，而FPGA 是现场可编程门阵列器件，其结构基于可编程的查找表。
2.简述FPGA等可编程逻辑器件设计流程答：FPGA等可编程逻辑器件的设计流程即现代EDA设计的流程，主要包括设计输入、逻辑与结构综合、时序与功能仿真、编程下载、硬件测试等步骤。
（或绘流程图说明）3.一个设计实体由哪几个基本部分组成？它们的作用如何？答：（1）库与程序包部分：使实体所用资源可见；（2）实体部分：设计实体的外部特征描述；（3）结构体部分：设计实体的内部电路结构或功能描述。
4.进程语句是如何启动的？答：进程由敏感信号列表中的敏感信号的变化启动。
有两种格式：一种是 PROCESS（敏感信号表）IS，一种是PROCESS WAIT UNTILL 敏感信号5.过程与函数的区别体现在哪些方面？答：相同点：过程与函数都属于子程序，；都需要先定义后使用；都允许调用；都可以重载。
但也有不同：（1）过程调用时作为一个独立的语句出现，函数调用时只能作为一个语句元素出现；（2）函数调用的结果是返回一个函数值，过程调用的结果是执行过程体中的顺序语句。
6.过程可以定义在一个VHDL程序的那些位置？函数可以定义在一个VHDL程序的那些位置？7.VHDL是强类型语言还是弱类型语言？若数据类型不一致能否进行数据操作？如能，如何实现？答：强类型语言，即只有同类型的数据能够直接进行数据操作。
若数据类型不一致不能进行直接数据操作，但能够通过类型转换函数等方法转换为同类型数据后进行操作。
8. 有限状态机适用于什么数字系统的设计？有何优点？答：有限状态机适用于具有顺序控制特征的数字系统设计，一般作为系统的控制部分。
具有结构模式简单、结构清晰、易优化、可靠性高、可实现高速控制等优点。
9.详细讨论并用示例说明with_select语句和case语句的异同点。
相同点：（1）描述完全条件；（2）条件的列出要求一致；…不同点：（1）with_select是并行语句，case是顺序语句；（2）格式上，with_select语句只有最后一个子句分隔符用分号“；”，前面所有子句用逗号“；”。
case语句的所有子句分隔符都用分号“；”；…10.传统设计方法和EDA设计方法的主要的不同点？传统设计方法：自下而上（Bottom - up)的设计方法，是以固定功能元件为基础，基于电路板的设计方法。
EDA方法：自上而下（Top - Down)的设计方法。
其方案验证与设计、系统逻辑综合、布局布线、性能仿真、器件编程等均由EDA工具一体化完成。
11.现代数字系统常用设计方法有哪些?自顶向下(Top--down)设计,自低向下(Bottom--up)设计，IP复用技术与SoC（片上系统。
12.VHDL语言可以把任意复杂的电路系统视作一个模块，一个模块可主要分为哪三个组成部分？库和程序包、实体、结构体EDA名词解释，写出下列缩写的中文（或者英文）含义：（10分）1、PLD：可编程逻辑器件CPLD：复杂可编程逻辑器件2、HDL：硬件描述语言VHDL：甚高速集成电路硬件描述语言3、LUT：查找表（Look Up table）4、ASIC:专用集成电路5、SOC：片上系统6、IP CORE：知识产权核7、FPGA：现场可编程门阵列8、JTAG：联合测试行动组9、EAB：嵌入式阵列快10、LE（LC）：逻辑单元11、SOPC：可编程片上系统12、EDA：电子设计自动化13、FSM：有限状态机14、BST：边界扫描测试15、M4K：Altera公司Cyclone系列FPGA中的嵌入式存储器模块16、RTL：寄存器传输级17、MV：混合电压18、PLD：可编程逻辑器件19、std_logic_vector：一种数组型数据类型，其中每位数据均为std_logic型。
20、one-hot：一种有限状态机的编码形式。
状态机的每个状态都用一个触发器来表示，即在每个状态只有对应触发器置“1”，其他触发器均置“0”。
21、GAL：通用阵列逻辑22、LAB：逻辑阵列块23、CLB：可配置逻辑模块24、ISP：：在系统可编程25、ICR：在电路可重构26、EDA：电子设计自动化27、SOC：片上系统28、UART：通用异步收发器设计题1、编写上升沿触发的D触发器的VHDL语言程序。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DCHUFAQI ISPORT (CLK,DCHUFAQI,en:IN STD_LOGIC;Q :OUT STD_LOGIC);END DCHUFAQI;ARCHITECTURE B OF DCHUFAQI ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS(CLK,Q1)BEGINIF (CLK'EVENT AND CLK='1')THENIF(EN='1')THENQ1<=DCHUFAQI;END IF;END IF;END PROCESS;Q<=Q1;END B;2.设计一个具有异步清零和同步时钟及使能端的５进制加计数器。
LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALLLIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALLUSE IEEE.STD_LOGIC_UNSIGNED.ALLENTITY CNT5 ISPORT(CLK，RST，EN：IN STD_LOGIC；Q：OUT STD_LOGIC＿VECTOR(2 DOWNTO 0)；COUT：OUT STD_LOGIC)；END CNT5；ARCHITECTURE BEHA V OF CNT5 ISBEGINPROCESS(CLK，RESET，EN)V ARIABLE Q1：STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINIF RESET=‘1’THEN Q1：=(OTHERS=>’0’)；ELSIF CLK’EVENT AND CLK=‘1’THENIF EN=‘1’THENIF Q1<“100”THEN Q1：=Q1+1；ELSE Q1：=“000”；END IF；END IF；END IF；IF Q1=“101”THEN COUT<=‘1’；ELSE COUT<=‘0’；END IF；Q<=Q1；END PROCESS；END BEHA V；3.设计一位比较器，当A>B时输出Q=1; 否则输出Q=0.LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALLENTITY COMP ISPORT（A，B：IN STD_LOGIC；Q：OUT STD_LOGIC）；END COMP；ARCHITECTURE BEHA V OF COMP ISBEGINPROCESS（A，B）BEGINIF A>B THEN Q<=‘1’；ELSE Q<=‘0’；;END IF；END PROCESS；END BEHA V4.写出具有异步清零功能、时钟上升沿触发的D触发器的VHDL描述。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALLENTITY DFF ISPORT(D, CLK，RESET:IN STD_LOGIC;Q:OUT STD_LOGIC);END DFF;ARCHITECTURE BEHAV OF DFF ISBEGINPROCESS(D,CLK,RESET)BEGINIF RESET=’1’ THEN Q<=’0’;ELSIF CLK’EVENT AND CLK=’1’THEN Q<=’D’;END IF;END PROCESS;END BEHA V5.采用CASE语句描述一个四选一数据选择器,当选择端SEL分别为00,01,10,11时，输出Y 分别输出A,B,C,D。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALLENTITY MUX41 ISPORT(A,B,C,D:IN STD_LOGIC;SEL:IN STD_LOGIC_VECTOR(1 DOWNTO 0);Y:OUT STD_LOGIC);END MUX41;ARCHITECTURE BEHAV OF MUX41 ISBEGINPROCESS(A,B,C,D,SEL)BEGINCASE SEL ISWHEN ”00”=>Y<=A;WHEN ”01”=>Y<=B;WHEN ”10”=>Y<=C;WHEN ”11”=>Y<=D;WHEN OTHERS=>Y<=0;END CASEEND PROCESS;END BEHA V（范文素材和资料部分来自网络，供参考。
可复制、编制，期待你的好评与关注）。
