5.1、下列标识符哪些是合法的,哪些是错误的?Count,8sum,a*b,_data,wait,initial,$latch合法的:Count,,wait,initial错误的:8sum,a*b,_data,,$latch5.2、下列数字的表示是否正确?6’d18,’Bx0,5’box110,’da30,10’d2,’hzF正确的:’Bx0,’da30,’hzF错误的:6’d18,5’box110,10’d2,6.3用行为语句设计一个8位计数器，每次在时钟的上升沿，计数器加1，当计数器溢出时，自动从零开始重新计数。
计数器有同步复位端。
Moudule(out,data,load,reset,clk);output[7:0] out;input[7:0] data;input load, clk, reset;reg[7:0]out;always @(posedge clk)beginif（!reset）out＝8＂h00；else if（load）out＝data；elseout＝out＋1；endendmodule6.4设计一个4位移位寄存器module e(out_data, in_data, clk, clr);output[3: 0] out_data;input [3: 0]in_data;input clk,clr;reg[3: 0] out_dataalways @(posedge clk or posedge clr)beginif(clr) out_data <=0;endendmodule7.4试编写同步模5计数器程序，有进位输出和异步复位端。
module test_cnts(clk, reset, car, out);input clk，reset；output car，out；reg［2：0］cnt；reg car;wire［2：0］out;assign out=cnt;always@(posedge clk or negedge reset) beginif(!reset)begincntく＝3’b000;car<=0;endelse beginif(cnt==3’b100)begincar<=3’b001;cnt<=3'b000:endelse begincntく＝cnt＋3’b001；car<=3’b000;endendendend module7.5编写4位串并转换程序reg[7:0] data;reg[2:0] cnt;always@(posedge clk or posedgerst)if(rst)reg <= 0;elsereg <= {reg[7:0],din};always@(posedge clk or posedge rst) if(rst)cnt <= 0;elseif(din_valid)if(cnt == 7)cnt <= 0;elsecnt <= cnt +1；elsecnt <= cnt;always@(posedge clk or posedgerst) if(rst)dout <= 0;dout_en <= 0;elseif(cnt == 7)dout <= data;dout_en <= 1;elsedout <= 0;dout_en <= 0;。
