基于FPGA的数字钟电路设计

西安郵電學院基于FPGA的数字时钟成员：技术规范一、功能定义1、分频：在电子钟的设计中，涉及到的频率有三个：（1）：1Hz的秒计时频率，用来进行秒计时；（2）：4Hz的按键防抖频率；（3）：1000Hz的循环扫描频率；因此在分频模块应实现将芯片中的高频率时钟分频得到上面的三个所需频2、控制：进行正常计时，时间调整，时间复位模式的选择：（1）时间初始复位；（2）选择秒时间调整的模式；（3）选择分时间调整的模式；3、计时：进行调整时间，正常计时；（1）正常计时；（2）调整秒计时；（3）调整分计时；4、选择输出：进行时间高低位的变换及循环扫描输出：（1）进行时间高低位的变换；设计思路：一、总体设计思路图：二、功能引脚定义1、总体引脚（1）K[1]：输入，控制是否进入调整模式，调时模式或调分模式。

（2）K[2]：输入，根据K1的选择进行加1调时。

（3）CLK：输入，1赫兹，控制秒钟的频率。

（4）CLK1K：输入，1K赫兹，控制时间的连续扫描输出。

（5）[7:0]LED：输出，七段显示译码管的输入。

（6）[5:0]SEG：输出，控制六个数码管的是否接通。

(7) SC：输入，时间复位。

2、（1）控制模块：输出控制信号和时分秒计时。

控制信号控制时分秒是否正常计时。

K[1]:输入，控制是否进入调整模式，调时模式或调分模式。

K[2]：输入，根据K1的选择进行加1调时。

SC:输入，时间复位。

[5:0]SEC:复位秒计时。

[5:0]MIN:复位、调时分计时。

[5:0]HOUR:复位、调时时计时。

KEN:控制是否进行正常及时、进入调时复位状态。

（2）计时模块秒计时：输出正常的秒计时或复位计时。

分计时：输出正常的分计时或复位计时或调时计时。

时计时：输出正常的时计时或复位计时或调时计时。

（3）时间扫描模块：利用高频率的时钟不断地循环扫描是分秒计时，以便循环译码；输出控制信号，控制数码管是否有效；此模块同时进行时间的高地位的计算与输出。

基于fpga的数字钟电路设计
随着电子技术和航空电子技术的发展，高精度的电子时钟发挥着越来越重要的作用。

面对众多的时间选择方式，FPGA技术为企业提供了新的解决方案。

本文旨在设计一种基于FPGA技术的数字时钟电路，以满足工业系统时间测量和管理的需求。

数字时钟电路的设计主要分为三个方面：晶振、时钟频率调整以及I/O管脚分配。

首先，选用封装形式为HC49-S的晶振器，其主要特征包括频率精度低至±50ppm、温度范围
宽至−10℃至+70℃、工作温度可升至105℃以及动态特性良好等。

其次，进行时钟频率
调节用FPGA。

FPGA的时钟频率调节模块采用MMC和VCO技术实现时钟频率抢断，可对晶
振的稳定频率进行调节，从而获得高精度的时钟信号。

最后，通过FPGA的I/O管脚分配
完成时钟信号输出，从而将数字信号变换为时间信号，实现时间数据的采集和处理。

基于FPGA技术的数字时钟电路可以有效地满足工业系统实时时间测量和管理的需求，实现工业系统时间计量技术的发展。

该电路具有稳定高效、体积小、功耗低以及现场可实
现调整参数等优缺点，在工业领域具有很高的应用前景。

数字钟的设计一、 设计要求设计一个数字钟，要求用数码管分别显示时、分、秒的计数，同时可以进行时间设置，并且要求在整点的时候能够实现报时功能。

二、 设计原理计数器在正常工作下是对1Hz的频率计数，在调整时间状态下是对调整的时间模块进行计数；控制按键来选择是正常计数还是调整时间，并决定是调整时还是分；时间显示的LED数码管采用动态扫描实现；在整点到达时，还具有整点报时功能。

三、 电路符号数字钟电路符号如下图所示。

CLK2为分频之前的信号，CLR为清零端，CCK 为校时允许端。

MC为分信号调整端，HC为时信号调整端。

HH[3..0]为时高位，HL[3..0]为时低位，MH[3..0]为分高位，ML[3..0]为分低位，SH[3..0]为秒高位，SL[3..0]为秒低位。

DOUT[6..0]是数码管驱动，SEG[5..0]是位选择信号，RING是整点报时信号。

四、 设计方法本设计的电子时钟包括：分频模块、计时模块、校时模块、动态扫描译码显示模块和整点报时模块。

下面通过各个模块的设计来了解电子时钟的构成：一、 分频模块程序附录：module clk2clk1s(clk,clk1s); input clk;output clk1s;reg clk1s;reg [3:0] cnt;always@(posedge clk)if(cnt==4'b1111)beginclk1s<=~clk1s;cnt<=0;endelsecnt<=cnt+1; endmodule波形仿真：二、 计时模块六十进制计数器六十进制计数器程序附录：六十进制计数器模块：module m60(clk,clr,qh,ql,cao);input clk,clr;output cao;output[3:0] qh,ql;reg [3:0] qh,ql;reg cao;always @(posedge clk or negedge clr) beginif(clr==0)beginqh<=4'h0;ql<=4'h0;cao<=0;endelse if(ql==9)beginql<=0;if(qh==5)beginqh<=0;cao<=1;endelse qh=qh+1;endelsebeginql<=ql+1;cao<=0;endendendmodule二十四进制计数器模块：module m24(clk,clr,qh,ql);input clk,clr;output[3:0] qh,ql;reg [3:0] qh,ql;always @(posedge clk or negedge clr) beginif(clr==0)beginqh<=4'h0;ql<=4'h0;endelse if(qh==2)beginql<=ql+1;if(ql==3)beginqh<=0;ql<=0;endendelse if(ql==9)beginqh<=qh+1;ql<=0;endelseql<=ql+1; end endmodule波形仿真：清零清零正常计时三、 校时模块四、 动态译码显示模块CCK 为0不支持校时，有进位信号时产生分（时）脉冲程序附录：1、位扫描信号（HH,HL,MH,ML,SH,SL逐位扫描，并输出）module sel(clk,hh,hl,mh,ml,sh,sl,out);input clk;input [3:0] hh,hl,mh,ml,sh,sl;output [3:0] out;reg [3:0] out;reg [3:0] ss=0;always @(posedge clk)beginif(ss<4'b0101)ss<=ss+1;elsess<=0;endalways @(posedge clk)begincase(ss)4'd0:out<=sl;4'd1:out<=sh;4'd2:out<=ml;4'd3:out<=mh;4'd4:out<=hl;4'd5:out<=hh;endendmodule仿真图：2、段扫描信号（选择数码管点亮哪一位）module seg(clk,seg);input clk;output [5:0] seg;reg [5:0] seg;reg [3:0] ss=0;always @(posedge clk)beginif(ss<4'b0101)ss<=ss+1;elsess<=0;endalways @(posedge clk)begincase(ss)4'd0:seg<=6'b111110;4'd1:seg<=6'b111101;4'd2:seg<=6'b111011;4'd3:seg<=6'b110111;4'd4:seg<=6'b101111;4'd5:seg<=6'b011111;default:seg<=6'b111111;endcaseend3、4—7译码module decode4_7(decodeout,indec); output[6:0] decodeout;input[3:0] indec;reg[6:0] decodeout;always @(indec)begincase(indec)4'd0:decodeout=7'b1111110;4'd1:decodeout=7'b0110000;4'd2:decodeout=7'b1101101;4'd3:decodeout=7'b1111001;4'd4:decodeout=7'b0110011;4'd5:decodeout=7'b1011011;4'd6:decodeout=7'b1011111;4'd7:decodeout=7'b1110000;4'd8:decodeout=7'b1111111;4'd9:decodeout=7'b1111011;default: decodeout=7'b0000000;endcaseendendmodule五、 整点报时模块六、 数字钟仿真图数字钟的设计注：动态扫描的时钟频率尽量要快。

基于FPGA的数字钟设计摘要:现实生活中经常会出现需要用时间测定参数数值的情况，服务日常生活和生产。

基于FPGA设计数字电路产品已经成为当前的重要设计方法。

本文设计选用了Quartus软件环境，运用描述逻辑Verilog HDL，由上至下的模式，基于FPGA完成了数字时钟的设计方案。

本次设计成果采用按键对闹钟的起止点进行控制，能够显示时，分，秒等并且能够实现整点报时。

其中的FPGA技术就是本次试验的亮点之一，其设计易于学习，各个模块分工清晰，在模拟软件上很容易运行，还能够适配于许多种环境，因此总体的系统性能指标还是相当有保证的。

关键词:数字钟；FPGA；Verilog HDL；Quartus1.1 课题研究背景在现代社会，数据集成电路已广泛运用于日常日常生活的各行各业。

数据集成电路也在不停拆换。

从起初的整流管、电子管、大中小型集成电路发展趋势为具备特大型集成电路和独特作用的各类专用型集成电路。

可是，因为微电子技术科技进步的迅猛发展，集成电路设计方案和生产制造工作中再也不会由半导体生产商独立担负。

系统软件室内设计师更喜欢立即设计方案专用型集成电路(ASIC)处理芯片，并马上资金投入具体运用，因而发生了当场可编程逻辑机器设备(FPLD)，在其中应用最普遍的是当场可编门阵列(FPGA)。

数字钟是一种选用数字电路设计技术性完成时、分、秒计时的装置，在完成数据与此同时表明时、分、秒的准确时间和精确校正时，体积小、重量轻、抗干扰能力强、对自然环境需要高、高精密、易于开发设计等与在办公系统系统软件等众多行业运用非常普遍的传统式表壳式机械手表对比，数字表更精确、形象化，因为沒有机械设备装置，使用期限长。

1.2 国内外研究现状近些年来已经有许多技术人员针对电子器件以及时钟等技术进行了研究，但真正意义上的数字钟表起源于50年代或60年代。

伴随着在我国数字钟表电源电路销售市场的迅速发展趋势，尤其是十二五阶段经济发展方法这一领土主权主旋律早已明确，与之有关的关键生产制造技术运用和产品研发将变成领域公司关心的焦点。