基于FPGA的UART电路设计与仿真基于FPGA的UART电路设计与仿真Design and Simulation of UART Circuit Based on FPGA(蚌埠中国⼈民解放军汽车管理学院) 杨⼤柱Yang, Dazhu摘要：⽂章介绍了⼀种采基于FPGA 实现UART电路的⽅法，并对系统结构进⾏了模块化分解以适应⾃顶向下的设计⽅法。
采⽤有限状态机对接收器模块和发送器模块进⾏了设计，所有功能的实现全部采⽤VHDL进⾏描述，并在Modelsim环境下进⾏了仿真，结果表明了该设计的正确性和可靠性。
关键词：UART；FPGA；RS-232；有限状态机中图分类号：TP332 ⽂献标识码：AAbstract：This paper introduces a method to design UART circuit based on FPGA. and the system structure is divided into modularization to fit the design method of Top-Down．The receiver and transfer are designed by FSM (Finite State Machine)．All functions are described by VHDL．We stimulate the functions under Modelsim environment，the result proves the validity and reliability of the design.Keywords：UART；FPGA；RS-232；FSMUART(通⽤异步收发器)是⼴泛使⽤的串⾏数据传输协议。
UART允许在串⾏链路上进⾏全双⼯的通信。
专⽤的UART集成电路如8250，8251，NS16450等已经相当复杂，有些含有许多辅助的模块(如FIF0)，在实际应⽤中，往往只需要⽤到UART的⼏个基本功能，使⽤专⽤芯⽚会造成资源浪费和成本提⾼，我们可以将所需要的UART功能集成到FPGA内部，从⽽简化了整个系统电路，提⾼了可靠性、稳定性和灵活性。
异步收发通信端口(UART)的FPGA实现Realization of UART Communication Based on FPGA胥凌燕摘要：文章介绍了一种在现场可编程门阵列（FPGA）上实现UART 的方法。
首先阐述了UART 异步串行通信原理，然后介绍了实现UART异步串行通信的硬件接口电路及各部分硬件模块，以及用硬件描述语言Verilog来开发UART 通信接口电路的FPGA实现。
系统结构进行了模块化分解，使之适应自顶向下（Top-Down）的设计方法。
最后给出功能仿真结果，验证了整个设计的正确性和可靠性。
关键词：UART; Verilog; FPGAAbstract: This paper introduces a method to implement UART based on Field Programmable Gate Array（FPGA）. At first a theory on asynchronous serial communication UART is provided ,and then hardware interface circuit design ,coding with Verilog to realization of communication based of FPGA are described. The structure of this system is divided in modularization so that can fit the method Top-Down. Simulating experiments present at last to proved the validity and reliability in the whole design. Keywords:UART; Verilog; FPGA中图分类号: TN91 文献标识码:A1引言随着EDA 技术的发展，FPGA/CPLD 已经在许多方面得到了广泛应用，而UART(Universal Asynchronous Receiver- Transmitter通用异步收发器) 是广泛使用的串行数据传输协议。
本教程使用软件的下载链接如下：/download/quartus_modelsim_setup.zipMolelsim仿真使用教程——利用quartus生成网表文件Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。
它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件，接下来以一个简单的例子介绍modelsim的基本使用方法。
第一步：建立工程，该过程与quartus使用的教程大部分是一样的，区别如下：在simluation选项中选择MoselSim-Altera作为仿真工具，fomat中的选项根据编程语言进行选择，本教程以VHDL为例。
第三方的仿真工具所以在此选择第二步：新建文件：新建一个源文件，保存为led.vhdlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity led isport(led_out : out std_logic_vector(7 downto 0);clk : in std_logic;rst_n : in std_logic);end led;architecture behavior of led issignal light : std_logic_vector (7 downto 0);beginprocess(clk,rst_n)beginif(rst_n = '0')thenlight <= "00000010";elsif(clk'event and clk ='1' )thenif(light = "10000000") thenlight <= "00000001";elselight <= light(6 downto 0)& '0';end if;end if;end process;led_out <= light;end behavior;新建一个testbench 文件，保存为testbench.vhd（testbench是电路的激励文件，在后面章节会详细介绍，这里仅仅作为软件的演示不具体介绍testbench的设计过程）：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.numeric_std.all;entity testbench isend testbench;architecture behavior of testbench iscomponent ledport ( clk : in std_logic;rst_n : in std_logic;led_out : out std_logic_vector(7 downto 0));end component;--input signalsignal clk : std_logic := '0' ;signal rst_n : std_logic :='0';--output signalsignal led_out : std_logic_vector (7 downto 0);--contstantconstant clk_period : time := 20ns;begincp1 : led port map (clk =>clk,rst_n => rst_n,led_out => led_out );clk_gen : processbeginclk <= '1';wait for clk_period/2;clk <= '0';wait for clk_period/2;end process;rst : processbeginrst_n <= '0';wait for 20ns;rst_n <= '1';wait for 200ns;wait;end process;end;然后对顶层模块led.vhd进行检查语法和编译，在编译的窗口出现EDA Netlist Writer 是表示第三方仿真工具所需要用到的网表文件（Netlist）成功生成。
使用ModelSim进行设计仿真（1）2007-12-11 15:47ModelSim为HDL仿真工具，我们可以利用该软件来实现对所设计的VHDL 或Verilog程序进行仿真，支持IEEE常见的各种硬件描述语言标准。
可以进行两种语言的混合仿真，但推荐大家只对一种语言仿真。
ModelSim常见的版本分为ModelSim XE和ModelSim SE两种，ModelSim版本更新很快，目前最新版本为5.8版本，该版本支持VHDL的2002标准以及Verilog的2001标准，此外，在该版本的Linux、HP和SUN工作站等平台支持VHDL、Verilog和SystemC的混合仿真，但在Windows平台上不支持SystemC的仿真。
本章将对ModelSim5.7版本进行介绍，目的是希望看完本章，读者可以简单地使用ModelSim进行仿真，有关更深入地教程，还是参考ModelSim附带的文档。
在网址/support/上也可以找到深入的教程，在该页面上注册以后，会在电子邮件中收到发过来的密码，根据邮件地址和密码登陆后，会有一些高级教程和使用要点（Application Notes）下载。
ModelSim5.7SE版本内部划分为更细的版本编号，从ModelSim5.7aSE到ModelSim5.7gSE等等。
读者可以选择任一版本。
另外，如果ModelSim是和ISE 一起使用的话，你需要编译Xilinx的一些库文件，这些库文件包括unisim、simprim、xilinxcorelib、aim、pls、cpld等，有了这些库文件，可以在ISE中生成设计的行为仿真（将设计转换为RTL描述后进行的仿真）、转换后仿真（将设计转换为Xilinx器件的基本模块来实现后进行的仿真）、映射后仿真（将设计用Xilinx的具体器件的具体模块实现后进行的仿真，仿真中包含了器件的延时，但由于没有布局布线无法提取出互连线的信息，因此仿真中不包含互连线的延时、电容、电阻等信息）、布局布线后仿真（将设计对Xilinx具体器件进行布局布线后，提取出互连线的信息，进行的仿真包含了器件的延时以及互连线的延时等信息）的各种模型，然后在ModelSim中对这些模型进行仿真，由于ISE和ModelSim 已经实现了无缝的连接，在ISE中只需设置一个可视的波形文件，然后点几下鼠标就可以实现各种仿真，具体的方法在ISE的使用一章中有较为详细的介绍，可以参阅具体的章节。
