并行存储器系统

【计算机组成原理】存储系统存储器的层次和结构从不同⾓度对存储器进⾏分类：1.按在计算机中的作⽤（层次）分类 （1）主存储器。

简称主存，⼜称内存储器（内存），⽤来存放计算机运⾏期间所需的⼤量程序和数据，CPU 可以直接随机地对其进⾏访问，也可以和告诉缓冲存储器（Cache）及辅助存储器交换数据，其特点是容量较⼩、存取速度较快、单位价格较⾼。

（2）辅助存储器。

简称辅存，⼜称外存储器（外存），是主存储器的后援存储器，⽤来存放当前暂时不⽤的程序和数据，以及⼀些需要永久性保存的信息，它不能与CPU 直接交换信息。

其特点是容量极⼤、存取速度较慢、单位成本低。

（3）⾼速缓冲存储器。

简称 Cache，位于主存和 CPU 之间，⽤来存放正在执⾏的程序段和数据，以便 CPU 能⾼速地使⽤它们。

Cache 地存取速度可与 CPU 的速度匹配，但存储容量⼩、价格⾼。

⽬前的⾼档计算机通常将它们制作在 CPU 中。

2.按存储介质分类 按存储介质，存储器可分为磁表⾯存储器（磁盘、磁带）、磁芯存储器、半导体存储器（MOS型存储器、双极型存储器）和光存储器（光盘）。

3.按存取⽅式分类 （1）随机存储器（RAM）。

存储器的任何⼀个存储单元的内容都可以随机存取，⽽且存取时间与存储单元的物理位置⽆关。

其优点是读写⽅便、使⽤灵活，主要⽤作主存或⾼速缓冲存储器。

RAM ⼜分为静态 RAM （以触发器原理寄存信息，SRAM）和动态 RAM（以电容充电原理寄存信息，DRAM）。

（2）只读存储器（ROM）。

存储器的内容只能随机读出⽽不能写⼊。

信息⼀旦写⼊存储器就固定不变，即使断电，内容也不会丢失。

因此，通常⽤它存放固定不变的程序、常数和汉字字库，甚⾄⽤于操作系统的固化。

它与随机存储器可共同作为主存的⼀部分，统⼀构成主存的地址域。

由ROM 派⽣出的存储器也包含可反复重写的类型，ROM 与RAM 的存取⽅式均为随机存取。

⼴义上的只读存储器已可已可通过电擦除等⽅式进⾏写⼊，其“只读”的概念没有保留，但仍然保留了断电内容保留、随机读取特性，但其写⼊速度⽐读取速度慢得多。

并行系统的以存储器为中心的互联机制MCIM第22卷第4期1999年4月计算机PUTERSV o】.22No4ADr19991～并行系统的以存储器为中心的互联机制MCIM李三立戈弋武剑峰(算机率西五i北京10.084)5?0哆摘要并行系统中计算结点之间的互联网络IN(InterconnecfionNetwork)一直是并行体系结构的研究热.30年来曾研究过多种IN的结构及其特性,然而这些都是以逻辑电路为基础的.本文提出～种以多端口快速静态存储器(MPFSRAM)为中心的并行系统互联机制.称之为MCIMMCIM不同于共享数据的菇享存储器,它的容量较小,戈lj分为多十消息传递的通信邮区,并通过每十端口的访同接口(PA1).连接8—16十计算结点.常用的四端口存储器可组成32～64个计算结点的并行系统,构成当前国际流行的超结点".MCIM并行系统可充分利用MPFS—RAM的频宽.使消息传递的数据传输率达到10Gbps以上;可使数据发送和接收按流水线方式进行,从而减少消息传递的延迟.本支描述了MCIM的原理,PAI的仲裁和选择作用以及以存储器为中心的体系结构的实现物理布局.本文还描述了MCIM并行系统的仿真工作.并给出了实验结果关键词蹦存储器为中,fi,的互联机制.并行系统,消息传递分类号:TP302,f7害嚣He蔓徽MCIM:MEM0RYCENTRICINTERC0NNECT10NMECHANISM FoRPARALLELSYSTEMLISan～LiGEYLWUJian—Feng(Departm~tofComputerS~'enceandEngineering,TsingAuaUm'ver~'ty,BeOing100084) AbstractTheInterconneefionNetwork(IN)whichconnectscomputingnodesinparalle1sys —ternsremainsthekeyissueinparalle1architectureresearch.Inthepast30years,thestructures andfeaturesofvariousINShavebeenstudied.however.almostal1theseINSarebuiltontheba sisollogiccircuits.Thispaperproposesakindofintereonnectionmechanisminparallelsystemst hatistermedMemorvCentrieInterconnectionMeehanism,shortlyforMCIM.MCIMdiffersfro mthedatasharingorientedSharedMemoryconcept,MCIMemploysMulti—PortedFastStaticRAM(MPFSRAM)withconsiderablysmallstoragecapacity.MPFSRAMisdividedintoseveralc om-municationmailboxesformessagepassing,inwhicheachportcorrespondsaPortAccessInte rface(PADthatlinks8—16computingnodes.Soaconventionalfour—portmemorycanconstructapar—alldsystemwith32—64computingnodes,itconstitutesas.一called"Supernode"thatispromis—ingintheparallelsupercomputingarea.MCIMparalMsystemcanfullyutilizethebandwidth ofMPFSRAM,itallowsthedatatransmissionrateformessagepassingreachingabove10Gbps; it allowsthedatasendinganddatareceivingtobeoperatedinpipelinedmode,thusitreducesthel a—tencyofmessagepassing.ThispaperdescribestheprincipleofMCIMoperation,thearbitrati onandselectionfunctionofPAl,andthephysicallayoutforimplementingmemoryeentriearchit ecture.ThispaperalsoillustratesthesimulationframeworkforMCIMparalMsystem,andgives theexperimenta1results.率文1997一锄05收到,修改文1998—05—18收到.率瀑题得到国家攀登计划资助李--Or男,1995年生中N2:~N院士,博士生导师,从事计算机体系结构,网络并行计算并行处理等方面的研究戈弋,男,博士研究生,从事计算机体系结构,并行处理等方面的研究?武剖蜂,男,博士研究生,从事计算机体系结掏并行处理等方面研究计算机KeywordsMemoryeentricinterconneetionmechanism,parallelsystem.messagepassing 1概述在高性能计算的实现途径中.MPP技术的发展曾经经过几次反复.目前MPP技术的一个重要发展趋势是采用结点数不是太多,但每一个结点的性能很高的结构.或称为超结点(Supernode).多个超结点之间用专门设计的互联网络连接,如SGI的O—RIGIN2000和SUN最新公布的STARFIRE,这种类型的每个超结点都可包含B4到128个处理机.而这两个新型高性能并行系统代表了一个方向.即扩展性(Scalability),模块性(Modularity)和软件可移植性(Por*abdity)都很强.它也标志着公司生产的批量高性能并行系统进人市场的开端.目前的超结点系统一般都采用多级互联的组成结构.例如STARFIRE就是通过二级总线的紧耦合结构来组成一个超结点.其第一级是由24个CPU构成的单总线SMP结构的处理单元(Pu).各处理单元之间通过第二级的系统总线进行通信.为了解决系统总线带来的瓶颈问题,它在第二层采用了4组独立的总线控制逻辑,井利用交叉开关(Crossbar)结构来进行数据交换.这样的实现虽然弥补了上述的缺陷,但是增加了设计的复杂性,同时在传输链路建立时,要求收发处理单元和系统总线都空闲,操作延时较大.且不利于系统资源的有效利用.为此本文提出了一种适用于超结点结构并行计算机系统的互联机制,其中并不以逻辑电路为基础. 而是以多端口快速静态存储器为基础.我们称之为"以存储器为中心的互联机制"(MCIM).2MCIM原理近年来国际上计算机工业发展的一个重要特征是存储器工艺的迅速发展.存储器芯片的容量和速度都有了大幅度的提高.价格大大下降.不仅大容量主存芯片已有1Gbps产品,而且静态存储器的发展也很快,其存储周期可小于5ns.新型的双端口和四端口的快速静态存储器FSRAM已有商售产品这些都为我们实现MCIM提供了有利的条件2.1McIM结构图1是用四端口快速静态存储器进行消息传递(Messagepassing)的并行系统互联原理图.端口访问接口PAI——端{萋臣已磊磊赢压石五田臣墨端口.端口访问接口PAl图IMCIM通信原理图端口访阿接口AI图1的中间就是用于消息传递的多端E1存储器.从逻辑上来看.它分为四个消息传递的邮箱区,每个邮箱对应于一个端口.要发送的消息或数据首先放到与目的端E1对应的邮箱中,再通过端E1传输到目的结点.在物理实现上,我们可以将整个存储器分成许多固定长度的消息缓冲区(据统计,在一般的应用中大部分的消息长度都不超过2KB,可以选择此参数为消息缓冲区的合适长度;或者可以将缓冲区的长度进一步减小.在此情况下可以获得类似WormHole传输的一些优点).对每一个要传输的消息提供一个缓冲区.对于较长的消息,可以将其分为几个较短的包进行传输,来保证缓冲区不会溢出.消息传送完毕就释放缓冲区.发往同一端口的消息组成一个消息队列,对应于逻辑意义上的消息传递邮箱.从而有效地利用存储空间,采用这种通信机制可以很方便地实现消息的广播和选播等传输模式,此时只需将一个消息包同时放入多个消息队列中即可.PAl(端口访问接口)是实现多端口存储器消息传递的重要部分,也是MCIM从根本上区别于共享存储器数据共享的重要部分.它控制着对应端口消息的发送与接收,负责分配空闹的消息缓冲区,管理端口的消息队列,以及对结的访问请求进行仲裁和应答.因为多端口存储器可以支持多个端口同时对同一数据的访问操作,消息的发送和接收可以并发地进行,即以数据流水的方式在结点之间传送消息,从而显着地减少了传输延时.2.2MCIM的特点作为一个消息传递的互联机制,MCIM有一些与传统上以逻辑电路为基础的互联网络所不同的特点r1.由于多端口存储器通信可采用同时读写或流水的操作方式,数据传输的延时可以降到两个周期.目前市场上的多端口静态存储器的读写周期达到5ns,以四个端E1.每个端E164位为计.MCIM的聚合频宽可达50Gbps,而延时仅为10ns,具有较好的传输性能.4期李三立等:并行系统的存储器为中心的互联机制MCIM 2.可以在端口之间实现多种传输方式.在MCIM的基础上,不仅能实现多对端口之间点对点的数据传输,还可以支持选播,广播等传输方式.甚至能实现全部端口同时发送或者接收的操作.以此为基础的互联机制.能根据不同应用的要求,灵活地选用各种通信模式,而不需要软件上的调整.从而减少了通信的软件开销,有利于提高系统的效率.例如在共享存储的多处理机系统中,其一致性协议经常'要用广播或选播方式发送数据的一致性消息.如果用点对点的通信模式,就要求结点将同一消息重复地发送多次.而MCIM只需由PAl进行相应的操作即可一次发完所有的消息.3.由于多端口存储器本身就支持数据的存储及其在各端口之间的交换,只需要在此基础上增加一些控制逻辑,就可以实现互联的功能3以MCIM为基础的并行系统采用四端口陕速静态存储器的MCIM并行系统中,对应于每一个存储端口.有一排计算结点,每排有k个(图2).每个计算结点可以是一个处理机, 也可以是多于一个处理机的SMP计算结点.这样. 系统中共有4×k个计算结点.通过四个端口,结点机可以向快速静态存储器MPFSRAM读或写数据字,其字长可达64位.目前从技术上已经能制造读写周期为5ns的静态存储器了.".采用这种快速静态存储器,MCIM的聚台频宽可达到50Gbps.图2MCIM并行系统结构图仲裁与选择是MCIM并行系统中的重要部分,见图2,当某排上的一个计算结点,如P要发送数据到目标结点机中去,它要使用FSRAM的端口2. 因为该排上的另外结点也可能同时要使用端口2, 这就会发生竞争,因此需要根据各结点的状态和优先权来进行仲裁.同样,目标结点(如P)接收数据. 也可能要争用存储端口3.这时也要根据第3排上结点的状态和优先权来进行仲裁,并且根据目标结点地址来选择接收结点.在MCIM并行系统中.仲裁与选择的任务主要由端口访问接口PAl来完成.在收到结点的访问请求后,它根据相应的状态信息进行选择,给出应答信号.不仅如此.PAl还要实现其它一些功能.包括对消息缓冲队列的管理及与结点和存储端口的应答. 图3是PAl的逻辑结构简图.其中DC是～个双向的数据通道.它是由NCI与MCI共同控制的. 在给定的控制信号下,数据可在处理单元与存储端口之间流动.存储器控制单元MCU(MemoryCon—trolUnit)是实现PAl对存储端口操作的部分,所有的端口操作命令都是由MCU发出.由于在数据传输的过程中是PAl而非结点直接访问中央快速静态存储器的端口,因此向端口发出读写命令及地址信号都通过存储控制单元来完成.同时MCU向数据通道传送控制信号,保证数据从存储器到处理单元的传输.缓冲医管理单元BMU(BufferManage—mentUnit)主要负责对端口消息缓冲队列的管理. 在消息传递前申请空闲缓冲医,传输完毕后释放无计算机用的缓冲区,并记录状态信息.当然,缓冲区管理单元还需要向MCU提供传输缓冲区的地址.以启动传输进程.结点控制单元NCU(NodeControlUnit) 负责PAI与处理单元之间的交换操作及传输进程控制首先它要对处理单元的传输请求进行仲裁和选择,给出适当的响应,然后通过与发送单元的交互操作控制数据的传输,同时向存储控制单元发送信号.启动存储操作.存储端口和"端口访问接口"相配合的是,每一个结点必须有它自己的特征字1w.这个特征字1w要送到一个特征字寄存器IWR中,见图4.特征字寄存器是直接在PAl中参与仲裁与选择的.特征字是由若干字段所组成的,它包括本结点状态,优先权,目的端NCU结控制单元IWR:特征字寄存器MCU;存储控制单元BMU缓冲区管理单元口号以及目标结点地址,当然也可以把传送字节数作为选用的字段.如果传送字节数是放在被传送的消息(Message)数据之中(实用情况往往如此),则IWR中可以不包含它.4消息的发送与接收圈4特征字寄存器LWR组成以MCIM为互联的并行系统中,发送结点机如要发送消息到目标结点.它先送出消息的特征字1w到特征字寄存器IWR,其中的本结点状态,优先权和目的端口号等字段先参与仲裁.如结点P.要发送数据到目标结点机去,则它在端VI访问控制PAI 中参与仲裁,以决定它是否能在P"P多个结点机中首先竞争到使用端VI2的权利.如果它能竞争到端VI2.则发送结点P开始把要发送的数据按IWR中的目的端口号,写入多端口MPFSRAM中相应队列的消息传递缓冲区中去,如目前的目的端口号为2.与此同时,发送结点P的特征字寄存器中的目标结点地址,将被送到相应目标结点所在的仲裁与选择器中去参与选择.若目前的目标结点地址为P则将送到PAl.中去参与选择.由于P一P的特征字也在PAla中等待选择,则此时要看目标地址P的本结点状态是否为"空闲"(即为…0),还是"(即为"1"),以及它的优先权能否使P竞争到存储端口3.如果P.的本结点状态为"忙",或其优先权较低,不能争用到端VI3,则要根据调度算法去等待,或者发送结点及接收结点重新再发新的特征字1w.若接收结点P为"空闲",而且其优先权也能争用到存储端VI3,则P.将从消息传递缓冲区队列3中逐个接收(读出)消息数据.由于这是多端VI存储器,所以发送数据和接收数据是可以并发地进行的.接收结点要在接收每一个数据以后,就把该消息缓冲区中的存储单元清零,然后再从其次一个存储单元中读出下一个数据.清零操作可以在两次相邻的读数操作中完成,不会影响读操作的连续进行.在接收结点Pj读出发来的数据过程中,禁止任何第三排中的结点在此时发送信.息,因为在PAla的仲裁中它必然失败,不可能在存储端VI3接收数据的过程中争用到端口3.当接收结点开始接收发送来的数据.以及接收完发来的全部数据以后,都要发出一个应答信号.4期李三立等:并行系统的存储器为中心的互联机制MCIM 消息传递时数据通信的仲裁与选择以及数据的读写时序关系见图5.可以看出,发送数据与接收数A:发送结点参与仲裁AIIB:发送结点发送数据BC:目标结点地址选择CD:目标结点接收数据DE;通信邮箱中原数据清零EF:接收结点发出应答信号F鼓据II数据2据之间的延迟只有两个存储周期.如在快速静态存储器中(如周期为5ns),则其延迟时间只有10ns.数据1I数据2UUUUU图j发送数据与接收数据时序圉假如在本排中的处理机结点之间要传送消息,也有一个仲裁与选择的过程.发送结点的特征字要先送到其相应的PAI中去参与仲裁,根据其本结点状态和优先权选择出一个结点占有端口,然后根据目标结点地址挑选目标结点.若目标结点为同排结点,由NCU向目标结点发送选择命令.当目标结点答以接收准备好"时.NCU可向发送结点发信号.开始传输过程.由于本排的各结点机的数据线是通过结点的选择门连接在一起的,当选择门打开以后, 发送结点可以直接通过数据总线快速地把数据传送到接收结点中去,这个过程就象DMA传送一样,不必经过中间的存储器.5仿真模拟和实验结果我们的仿真模拟实验主要研究MCIM并行系...1墼堡II墼堡l统互联性能中的传输频带宽度以及时间延迟.目前适度并行的高性能计算机一般采用单息线SMP或多级总线的并行结构,它们又往往是前述超结点结构的技术基础.本文的仿真实验将MCIM与这两种类型的并行系统进行比较和分析.5.1实验模型在选择实验模型时,我们先选用双端口的快速静态存储器.这是在市场上比较常用的商售产品MCIM的仿真模型结构见图6.处理机组l一4对应于图2中的各排结点.模型中每一对读端口和写端口对应多端口存储器的一个存储端口.通信数据从写端口进入存储器,从读端口被取出.相应的写仲裁和读仲裁分别控制着结点对端口的读写操作.Bank l4对应于各个端口的消息缓冲队列.由于数据在其上的写端口和读端口之间单向流动,故用FIFO 模型即可模拟消息缓冲队列.图6MCIM仿真模型结构发送结点首先通过写伸裁获得对端口的写权限,即可将数据写入相应的缓冲队列中.同样,接收结点在经过读仲裁得到对读端口的访问权岳,才可以从中央存储器中读出数据.整个过程根据收发结计算机学撮点的状况分为两个阶段灵活地进行.5.2模拟结果与分析在仿真模拟时.我们假设:计算简单产生消息(Message)的机率是按泊松分布的;而目标结点地址的分配是均匀分布的;发送消息数据的长度则是按指数分布.其中实验中假设处理机结点数为16; 对于MCIM,假设分别有4个读和写端口;G是MCIM并行系统中每个结点发送消息数据的时间间隔的期望值,它表明处理机结点对端口访问的繁忙程度,在此作为实验比较的自变量;而Length是消息长度的期望值,它对系统性能的影响与G相关,为了更准确地描述变化趋势,在此设其为512位,这也是符台实际情况的.为了反映在实际过程中的不确定性…G和Length都是随机变量.图710是MCIM在改变发送时间间隔和消息长度的情况下的带宽和延时曲线.1O305O7O9011o130l5017019O21o23025027029o3lO3303503703904lO43045047o 49051o消息发送间隔(Cycle囹7MCIM带宽与消息发送频繁程度的关系曲线—带图9MCIM带宽与消息长度的关系曲线256512102420484096平均诮息长度(bits图l0MCIM延时与消息长度的关系曲线4期李三立等:并行系统的以存储器为中心的互联机制MCIM由图中的曲线可知,MCIM的消息传输性能与消息的长度和发送的频度都相关.随着消息长度的增加或者发送间隔的减少.传输的延时逐渐变大,系统的吞吐量也在增大,直到达到饱和.囤为当消息长度变大或变小时,消息之间为竞争资源发生冲突的概率增大了,从而导致传输延时的变化.但是系统的吞吐量并不囤此受到影响,仍然逐1.::42.O步增加至最大传输率.这是由MCIM的传输机制所决定的,由于中央存储器的存在,它不需要整个链路都空闲时才能进行传输过程,而是最大限度地利用系统资源.圉12是在其它条件相同的情况下,MCIM与多级总线多处理机(MP)系统(如图11)的传输频宽和延时的比较.图11多级总线MP系统结构图48648096ll2128l4416ofa)图12模拟实验结果(MCIM与多级总线结构)在模拟实验中,对于MCIM的SRAM的读写方式分为两种:方式1.即写即读消息开始写入后,在开始写人的下一个周期.只要目标地址结点的读存储端口空闲,就可以进行读操作方式2.同步读写.只有在发送结点的写存储端口和接收结点的读存储端口都空闲时,才可以写入消息数据,同时目标地址结点以流水线方式读出数据. 实验曲线中,B是读写方式1的结点信息传输频宽;是读写方式1的消息传输平均延时;B是读写方式2的结点信息传输频宽;Ta是读写方式2 的消息传输平均延时.B和,,s指的是二级总线系统的平均带宽和延时,占s和7s是系统总线宽度两倍于下层总线时系统的结点平均带宽和延时. 从图示的结果可以看出,对于多级总线的多处理机系统,MCIM在传输性能上仍具有一定的优势这是因为在多级总线系统中.上层的总线往往成为系统的瓶颈.即使增加其频带宽度,由于仲裁及响应时间的延时较大,其传输性能仍不如MCIM的互联网络.与多级总线的互联结构相比,MCIM有以下几个优点首先,由于采用存储器为中心的互联机制.MCIM每个端口的数据宽度可以达到8到32个字节,超过了并行系统互联网络通路的宽度;其次.MCIM紧耦合的实现方式和消皇流水的收发,使之具有更高的频率和更小的延迟;而多端I:1存储器的特点及硬件实现的端I:1仲裁,避免了传输过程中消息的阻塞.所以与目前结点频宽为几百Mbps的并行系统的互联网络相比,MCIM是一项有一定优点的互联技术.6结论以存储器为中心的互联机制MCIM是一种新型的概念和结构,以MCIM构成的并行系统是一个新园ii21一了计算机的研究领域,它具有数据传输频带宽,数据传输延时小等显着优点.采用商售的多端口FSRAM,比并行系统互联网络中定制的路由器要简单便宜.如把MCIM系统看成是超结点,并把它与阿格栅结构结合起来,可为百万亿次的巨型超级计算机技术开辟良好前景.亦可将其连接在因特网上,利用它较强的计算能力来在更广泛的范围内进行并行操作和资源共享参考文献1李三立,武剑峰,戈弋McIM——存储器为审心的互联机制2345S。

并行机紧耦合松耦合系统原理构成以及存储体系结构姓名：________________________班级：________________________学号：________________________并行机紧耦合松耦合系统原理构成以及存储体系结构摘要计算机发展的趋势是越来越先进，越来越高级。

从数据处理、信息处理到知识处理，最终到智能处理，每前进一步，都要求增强计算机系统的处理能力。

计算机发展的历史表明：为了达到高性能，除了必须提高元器件的速度外，系统结构的改进是另一种重要途径，特别是当元器件的速度达到极限时，改进系统结构就成为问题的焦点。

对此，了解紧耦合松耦合系统原理构成以及存储体系结构十分重要。

AbstractTrends in computer development is more advanced, more and more advanced. From the data processing, information processing to knowledge processing, eventually to the intelligent processing. Every step, require enhanced processing capabilities of the computer system .The history of computer development shows that in order to achieve high performance,in addition to the need to improve the speed of external components. Improved system architecture is another important way. In particular, when the speed limit is reached components.Improved system architecture has become the crux of the problem. Therefore，learn tightly coupled and loosely coupled systems theory constitutes storage architecture is very important.关键字：紧耦合；松耦合；存储体系；Cache一致性一．多处理机系统多处理机系统是由多台处理器组成的计算机系统。

第一章计算机系统结构的基本概念从处理数据的角度看，并行级别有位串字串，位并字串，位片串字并，全并行。

位串字串和位并字串基本上构成了SIMD。

位片串字并的例子有：相联处理机STARAN，MPP。

全并行的例子有：阵列处理机ILLIAC IV。

从加工信息的角度看，并行级别有存储器操作并行，处理器操作步骤并行，处理器操作并行，指令、任务、作业并行。

存储器操作并行是指可以在一个存储周期内并行读出多个CPU字的，采用单体多字、多体单字或多体多字的交叉访问主存系统，进而采用按内容访问方式，位片串字并或全并行方式，在一个主存周期内实现对存储器中大量字的高速并行操作。

例子有并行存储器系统，以相联存储器为核心构成的相联处理机。

处理器操作步骤并行是指在并行性概念中引入时间因素，让多个处理过程在时间上错开，轮流重复地执行使用同一套设备的各个部分，加快硬件周转来赢得速度。

例子有流水线处理机。

处理器操作并行是指一个指令部件同时控制多个处理单元，实现一条指令对多个数据的操作。

擅长对向量、数组进行处理。

例子有阵列处理机。

指令、任务、作业并行是指多个独立的处理机分别执行各自的指令、任务、作业。

例子有多处理机，计算机网络，分布处理系统。

并行性的开发途径有时间重叠(Time Interleaving)，资源重复(Resource Replication)，资源共享(Resource Sharing)。

时间重叠是指在并行性概念中引入时间因素，让多个处理过程在时间上错开，轮流重复地执行使用同一套设备的各个部分，加快硬件周转来赢得速度。

例子有流水线处理机。

资源重复是指一个指令部件同时控制多个处理单元，实现一条指令对多个数据的操作。

例子有阵列处理机，相联处理机。

资源共享是指用软件方法让多个用户按一定时间顺序轮流使用同一套资源以提高资源的利用率，从而提高系统性能。

例子有多处理机，计算机网络，分布处理系统。

SISD:一个指令部件控制一个操作部件，实现一条指令对一个数据的操作。

计算机系统结构基本习题和答案填空题1、从（使用语言的）角度可以将系统看成是按（功能）划分的多个机器级组成的层次结构。

2、计算机系统结构的层次结构由高到低分别为（应用语言机器级，高级语言机器级，汇编语言机器级，操作系统机器级，传统机器语言机器级，微程序机器级）。

3、应用程序语言经（应用程序包）的（翻译）成高级语言程序。

4、高级语言程序经（编译程序）的（翻译）成汇编语言程序。

5、汇编语言程序经（汇编程序）的（翻译）成机器语言程序。

6、在操作系统机器级，一般用机器语言程序（解释）作业控制语句。

7、传统机器语言机器级，是用（微指令程序）来（解释）机器指令。

8、微指令由（硬件）直接执行。

9、在计算机系统结构的层次结构中，机器被定义为（能存储和执行相应语言程序的算法和数据结构）的集合体。

10、目前M0由（硬件）实现，M1用（微程序（固件））实现，M2到M5大多用（软件）实现。

以（软件）为主实现的机器成为虚拟机。

（虚拟机）不一定全用软件实现，有些操作也可用（固件或硬件）实现。

11、透明指的是（客观存在的事物或属性从某个角度看不到），它带来的好处是（简化某级的设计），带来的不利是（无法控制）。

12、计算机系统结构也称（计算机体系结构），指的是（传统机器级的系统结构）。

它是（软件和硬件/固件）的交界面，是机器语言汇编语言程序设计者或编译程序设计者看到的（机器物理系统）的抽象。

13、计算机组成指的是（计算机系统结构的逻辑实现），包括（机器级内的数据流和控制流）的组成及逻辑设计等。

计算机实现指的是（计算机组成的物理实现），它着眼于（器件）技术和（微组装）技术。

14、确定指令系统中是否要设乘法指令属于（计算机系统结构），乘法指令是用专门的高速乘法器实现还是用加法器实现属于（计算机组成），乘法器和加法-移位器的物理实现属于（计算机实现）。

15、主存容量与编址方式的确定属于（计算机系统结构），主存是否采用多体交叉属于（计算机组成），主存器件的选定属于（计算机实现）。

１．如何区别存储器和寄存器？两者是一回事的说法对吗？解：存储器和寄存器不是一回事。

存储器在CPU 的外边，专门用来存放程序和数据，访问存储器的速度较慢。

寄存器属于CPU 的一部分，访问寄存器的速度很快。

２．存储器的主要功能是什么？为什么要把存储系统分成若干个不同层次？主要有哪些层次？解：存储器的主要功能是用来保存程序和数据。

存储系统是由几个容量、速度和价存储系统和结构各不相同的存储器用硬件、软件、硬件与软件相结合的方法连接起来的系统。

把存储系统分成若干个不同层次的目的是为了解决存储容量、存取速度和价格之间的矛盾。

由高速缓冲存储器、主存储器、辅助存储器构成的三级存储系统可以分为两个层次，其中高速缓存和主存间称为Cache －主存存储层次（Cache 存储系统）；主存和辅存间称为主存—辅存存储层次（虚拟存储系统）。

３．什么是半导体存储器？它有什么特点？解：采用半导体器件制造的存储器，主要有MOS 型存储器和双极型存储器两大类。

半导体存储器具有容量大、速度快、体积小、可靠性高等特点。

半导体随机存储器存储的信息会因为断电而丢失。

４．SRAM 记忆单元电路的工作原理是什么？它和DRAM 记忆单元电路相比有何异同点？解：SRAM 记忆单元由６个MOS 管组成，利用双稳态触发器来存储信息，可以对其进行读或写，只要电源不断电，信息将可保留。

DRAM 记忆单元可以由４个和单个MOS管组成，利用栅极电容存储信息，需要定时刷新。

５．动态RAM 为什么要刷新？一般有几种刷新方式？各有什么优缺点？解：DRAM 记忆单元是通过栅极电容上存储的电荷来暂存信息的，由于电容上的电荷会随着时间的推移被逐渐泄放掉，因此每隔一定的时间必须向栅极电容补充一次电荷，这个过程就叫做刷新。

常见的刷新方式有集中式、分散式和异步式３种。

集中方式的特点是读写操作时不受刷新工作的影响，系统的存取速度比较高；但有死区，而且存储容量越大，死区就越长。

分散方式的特点是没有死区；但它加长了系统的存取周期，降低了整机的速度，且刷新过于频繁，没有充分利用所允许的最大刷新间隔。

并行存储器无冲突访问探讨并行存储器无冲突访问是一种提高计算机性能的重要方法。

在传统的计算机系统中，访问共享存储器时会出现冲突，需要通过锁机制或者其他方法进行同步，导致并行性能的下降。

而并行存储器无冲突访问的思想是通过设计合理的存储器架构，使得不同处理器访问存储单元时不存在冲突，从而提高系统的并行处理效率。

要实现并行存储器无冲突访问，需要考虑以下几个方面：1.存储器的设计。

在并行存储器架构中，存储器一般被划分为多个并行的块或者通道，每个块或通道可以由不同的处理器独立访问，在同一时刻可以有多个处理器同时访问存储器。

这样的设计可以最大限度地减少不同处理器之间的冲突，提高系统的并发性能。

2.存储器的访问策略。

为了最大限度地减少冲突，需要设计合理的存储器访问策略。

一种常见的策略是将存储器划分为多个通道，并在每个通道中使用独立的缓存。

这样，不同处理器访问不同通道时不会发生冲突。

另一种策略是将存储器按块划分，并在每个块中使用独立的存储单元。

这样，不同处理器访问不同块时也不会发生冲突。

3.访问冲突检测和解决。

虽然设计了合理的存储器架构和访问策略，但仍然可能存在访问冲突。

为了检测和解决这些冲突，可以采用一些技术，例如通过引入冲突检测单元来监视存储器访问的冲突情况，并在发生冲突时采取相应的措施，例如延迟处理或者重试。

4.任务划分和调度。

并行存储器无冲突访问需要合理的任务划分和调度。

对于计算密集型的任务，可以将其划分为多个子任务，并交由不同处理器并行执行，从而减少访问存储器的冲突。

对于存储密集型的任务，可以采用一些优化策略，例如数据预取、数据压缩等，减少对存储器的访问次数，提高系统的并行性能。

并行存储器无冲突访问的思想可以广泛应用于各个领域的并行计算，例如大规模数据处理、机器学习、图形计算等。

通过合理的存储器架构设计和访问策略，可以充分利用计算机的并行性能，提高系统的计算效率。

然而，实现并行存储器无冲突访问并不是一件容易的事情，需要综合考虑多个因素，例如存储器带宽、处理器速度、任务负载等，同时还需要解决数据一致性和缓存一致性的问题。

3.并行主存与存储3.1 什么是存储系统？对于一个由两个存储器M1和M2构成的存储系统，设M1的命中率为h ，两个存储器的容量分别为S1和S2，访问速度分别为T1和T2，每千字节的价格分别为C1和C2。

（1）在什么情况下，整个存储系统的每千字节的平均价格接近于C2？ （2）写出这个存储系统的等效访问时间Ta 的表达式。

（3）假设存储系统的访问效率e=T1/Ta ，两个存储器的速度比r=T2/T1。

试以速度比r 和命中率h 来表示访问效率e 。

（4）写出r=5,20,100时，访问效率e 和命中率h 的关系式。

（5）如果r=100，为了使访问效率e>0.95，要求命中率h 是多少？（6）对于（4）所要求的命中率实际上很难达到。

假设实际的命中率只能达到0.96。

现采用一种缓冲技术来解决这个问题。

当访问M1不命中时，把包括被访问数据在内的一个数据块都从M2取到M1中，并假设被取到M1中的每个数据平均可以被重复访问5次。

请设计缓冲深度（即每次从M2取到M1中的数据块的大小）。

【参考答案】解：存储系统是指多个性能各不相同的存储器用硬件或软件方法连接成一个系统。

这个系统对应用程序员透明。

在应用程序员看来，它是一个存储器，其速度接近速度最快的那个存储器，存储容量与容量最大的那个存储器相等或接近，单位容量的价格接近最便宜的那个存储器。

（1）当S2>>S1（2）Ta=h·（3）e=T1/Ta=T1/(h·T1+(1-h)·T2) =1/(h+ (1-h)·T2/T1) =1/(h+ (1-h)·r) （4）r=5, e=1/(5-4h); r=20, e=1/(20-19h); r=100, e=1/(100-99h)。

（5）由e=1/(h+ (1-h)·r)= 1/(h+ (1-h)·100)>0.95 得 h>94/94.05=99.958% （6）h=0.96 设缓冲深度为A ，则n=5·A 由 h’=99.95%=(h+n -1)/n 求得A=163.2 由3个访问速度、存储容量和每位价格都不相同的存储器构成一个存储系统，其中M1靠近CPU 。