第6章 触发器和时序逻辑电路

第六章 时序逻辑电路【题 6.3】 分析图P6.3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。

Y图P6.3【解】驱动方程:11323131233J =K =Q J =K =Q J =Q Q ;K =Q ⎧⎪⎨⎪⎩ 输出方程:3YQ =将驱动方程带入JK 触发器的特性方程后得到状态方程为:n+11313131n 12121221n+13321Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q +⎧=+=⎪=+=⊕⎨⎪=⎩ 电路能自启动。

状态转换图如图A6.3【题 6.5】分析图P6.5时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。

A 为输入逻辑变量。

图A6.3Y图P6.5【解】驱动方程: 1221212()D AQ D AQ Q A Q Q ⎧=⎪⎨==+⎪⎩输出方程: 21Y AQ Q =将驱动方程带入JK 触发器的特性方程后得到状态方程为:n+112n+1212()Q AQQ A Q Q ⎧=⎪⎨=+⎪⎩ 电路的状态转换图如图A6.51图A6.5【题 6.6】 分析图P6.6时序电路的逻辑功能，画出电路的状态转换图，检查电路能否自启动，说明电路能否自启动。

说明电路实现的功能。

A 为输入变量。

AY图P6.6【解】驱动方程: 112211J K J K A Q ==⎧⎨==⊕⎩输出方程: 1212Y AQ Q AQ Q =+将驱动方程带入JK 触发器的特性方程后得到状态方程为:n+111n+1212QQ Q A Q Q ⎧=⎪⎨=⊕⊕⎪⎩ 电路状态转换图如图A6.6。

A ＝0时作二进制加法计数，A ＝1时作二进制减法计数。

01图A6.6【题 6.7】 分析图P6.7时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。

Y图P6.7【解】驱动方程: 001023102032013012301;;;J K J Q Q Q K Q J Q Q K Q Q J Q Q Q K Q==⎧⎪=•=⎪⎨==⎪⎪==⎩ 输出方程: 0123Y Q Q Q Q =将驱动方程带入JK 触发器的特性方程后得到状态方程为:*00*1012301*2023012*3012303()Q ()Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q⎧=⎪=++⎪⎨=++⎪⎪=+⎩ 设初态Q 1Q 3Q 2Q 1 Q 0=0000，由状态方程可得：状态转换图如图A6.7。

第6章 时序逻辑电路（Sequential Logic）Sequential logic指的是接收到一触发信号才会改变输出的电路，由于要在触发信号出现时才会改变输出情况，因此在触发信号未出现时具有记忆功能。

在VHDL中，sequential logic一般都会写在process之中，下面会将process 的语法做一简单的介绍，并会描述各种不同的sequential logic的表示方式。

6-1 Process的语法结构Process是sequential logic必须使用的语法，以下是process的语法结构。

[ Label ： ]process[(sensitivity list)]Declaration Zone；begin ．process Body Zone；end process [Label]；在process的语法结构中，第一个出现的是Label，它的中括号表示其可以被省略。

Label的目的在于更能让人一目了然地知道之后的process是什么作用，既然要有这种目的，其命名自然相当重要。

否则让人看后更迷糊的1abel还不如省略的好。

在process之后放在中括号内的小括号叫做sensitivity list，是一个敏感信号的列表，当括号内的信号逻辑状态改变时，process的内部才会开始执行动作。

在process之后与begin之前所包含的区域我们称之为Declaration Zone，其作用在于声明一些在这个process中才有的特殊对象，如variable ,file等。

在begin之后的则是process要处理信号的区域，也是整个process的核心区域。

当完成信号状态的设定后，要有end process作为一个process的结束。

若之前使用了1abel的话，在end process之后还要把label补上。

以下是一个没有特别声明的process。

ARstDFF : process (rst, clk)beginif rst = ‘0’ thenq <= ‘0’;elsif clk =’1’ and clk’event thenif ce = ‘0’ thenq <= d;end if;end if;end process ARstDFF;在本例中ARstDFF是一个1abel，其主要目的是在描述后面的process是一个Asynchronise Reset D_type Flip-flop(异步复位D型触发器)。

6 时序逻辑电路6.1.1 已知一时序电路的状态表如表题6.1.1所示，A为输入信号，试作出相应的状态图。

解：由状态图的概念及已知的状态表，可画出对应的状态图，如图题解6.1.1所示。

6.1.2已知状态表如表题6.1.2所示，输入为X1X0，试作出相应的状态图。

解：根据表题6.1.2所示的状态表，作出对应的状态图如图题解6.1.2所示。

6.1.3已知状态图如图题6.1.3所示，试列出它的状态表。

解：按图题6.1.3列出的状态表如表题解6.1.3所示。

6.1.5 图题6.1.5所示是某时序电路的状态图，设电路的初始状态为01，当序列A=100110（自左至右输入）时，求该电路输出Z的序列。

解：由图题6.1.5所示的状态图可知，当初态为01，输入信号的序列A=100110时，该时序电路将按图题解6.1.5所示的顺序改变状态，因而对应的输出序列为Z=011010。

6.1.6已知某时序电路的状态表如表题6.1.6所示，输入A，试画出它的状态图。

如果电路的初始状态在b，输入信号A一次是0、1、0、1、1、1、1，试求出其相应的输出。

解：根据表题6.1.6所示的状态表，可直接画出与其对应的状态图，如图题解6.1.6（a）当从初态b开始，依次输入0、1、0、1、1、1、1信号时，该时序电路将按图题解6.1.6（b）所示的顺序改变状态，因而其对应的输出为1、0、1、0、1、0、1。

6.2 同步时序逻辑电路的分析6.2.1 试分析图题6.2.1（a）所示时序电路，画出其状态表和状态图。

设电路的初始状态为0，试画出6.2.1（b）所示波形作用下，Q和Z的波形图。

解：由所给电路图可写出该电路的状态方程和输出方程，分别为1n nQ A QZAQ+=⊕=其状态表如表题解6.2.1所示，状态图如图题解6.2.1（a）所示，Q和Z的波形图如图题解6.2.1（b）所示。

6.2.2 试分析图题6.2.2（a）所示时序电路，画出其状态表和状态图。

第6章时序逻辑电路本章的主要知识点时序逻辑电路的基本知识、时序逻辑电路的分析和设计、关于自启动的修正问题、常用的中规模时序电路。

1.参考学时10学时（总学时32学时，课时为48课时可分配12学时）。

2.教学目标（能力要求）●掌握同步时序逻辑电路的分析和设计方法；●掌握电路挂起的修正方法；●掌握常用的中规模时序逻辑电路（计数器、寄存器）的外部特性及使用方法；●掌握脉冲异步时序逻辑电路的分析和设计方法；●掌握中规模时序逻辑电路的分析和设计方法。

3.教学重点●同步时序逻辑电路的设计：包括设计中的原始状态图、状态表、状态化简、状态编码、确定激励函数和输出函数等；●同步时序逻辑电路的自启动的分析：能根据设计好的电路分析电路是否存在自启动的问题，并学会修正它。

●脉冲异步时序逻辑电路的分析和设计方法：了解和同步时序逻辑电路的分析和设计方法的差异性，并熟练掌握脉冲异步时序逻辑电路的分析和设计方法●中规模时序逻辑电路的外部特性及使用方法：通过理论分析来学习常用中规模时序逻辑电路的外部特性及使用方法，通过具体实例来学习中规模时序逻辑电路的分析和设计方法4.教学难点●原始状态图：学生开始不知道如何增加状态，什么时候增加状态●自启动的修正：学生能分析出挂起，但是对于修正比较困难●脉冲异步时序逻辑电路的分析：当脉冲异步时序逻辑电路的存储电路是没用统一时钟端的钟控触发器时，如何分步找到每个触发器的时钟的跳变时刻对学生来说是一大挑战●计数器的使用方法：掌握置数法、清零法、级联法实现任意模的计数器5.教学主要内容（1）时序逻辑电路概述（15分钟）（2）小规模时序逻辑电路分析（120分钟）➢小规模时序逻辑电路的分析方法和步骤➢小规模同步时序逻辑电路的分析➢小规模异步时序逻辑电路的分析（3）小规模时序逻辑电路设计（180分钟）➢小规模时序逻辑电路的设计方法和步骤➢小规模同步时序逻辑电路的设计➢小规模异步时序逻辑电路的设计（4）常用中规模时序逻辑电路（45分钟）➢集成计数器➢寄存器（5）中规模时序逻辑电路的分析和设计（90分钟）➢中规模时序逻辑电路的分析➢中规模时序逻辑电路的设计6.教学过程与方法（1）时序逻辑电路概述（15分钟）简要介绍时序逻辑电路的结构、特点、分类和描述方法等。

课题十四：【学习内容】触发器按照其稳定工作状态分为多中类型，为了实现一定程序的运算，需要含有记忆功能的元件-触发器，它的输出状态不仅决定于当时的输入状态，而且还与电路的原来工作状态有关。

【学习重点】RS触发器的性质【学习难点】RS触发器的工作波形图RS触发器的“空翻”现象【学习内容】双稳态触发器组合电路和时序电路是数字电路的两大类。

门电路式组合电路的基本单元；触发器是时序电路的基本单元。

触发器按其稳定工作状态可分为双稳定触发器，单稳定触发器，无稳态触发器（多谐振荡器）等。

双稳态触发其按其逻辑功能可分为RS触发器，JK触发器,D触发器和T触发器等；按其结构可分为主从触发器和维持阻塞型触发器等。

基本RS触发器可由两个“与非”门交叉连接而成，如下图所示。

基本RS触发器可由两个“与非”门交叉连接而成，如下图所示。

Q与是基本触发器的输出端，两者的逻辑状态在正常条件下能保持相反。

这种触发器有两种稳定状态：一个状态是Q=1，=0，称为置位状态（“1”态）；另一个状态是Q=0，=1，称为复位状态（“0”态）。

相应的输入端分别称为直接置位端或直接置“1”端（）和直接复位端“0”端（）。

基本RS触发器输出与输入的逻辑关系。

1）=1，=0所谓=1，就是将端保持高电位；而=0，就是在端加一个负脉冲。

设触发器的初始状态为“1”态，即Q=1，=0。

这时“与非”门G2有一个输入端为“0”，其输出端变为“1”；而“与非”门G1的两个输入端全为“1”，其输出端Q变为“0”。

因此，在端加负脉冲后，触发器就由“1”态翻转为“0”态。

如果它的初始态为“0”态，触发器仍保持“0”态不变。

2）=0，=1设触发器的初始状态为“0”态，即Q=0，=1。

这是“与非”门G1有一个输入端为“0”，其输出端Q变为“1”；而“与非”门G2的两个输入端全为“1”，其输出端变为“0”。

因此，在端加负脉冲后，触发器就由“0”态翻转为“1”态。

如果它的初始状态为“1”态，触发器人保持“1”太不变。

第六章时序逻辑电路1 ：构成一个五进制的计数器至少需要（）个触发器A：5B：4C：3D：2您选择的答案: 正确答案: C知识点：n个触发器可构成一个不大于2n进制的计数器。

A -————-————-——-——--——------——--——----——--———-——-—-———————--—-—————-——--————-—2 ：构成一个能存储五位二值代码的寄存器至少需要（）个触发器A:5B：4C:3D：2您选择的答案：正确答案： A知识点：一个触发器能储存1位二值代码,所以用n个触发器组成的寄存器能储存n位二值代码。

—-————-—---—---—-—-——--—-—-—----————---—---———--—---—--——---—-------—-——--——3 : 移位寄存器不具有的功能是（）A:数据存储B：数据运算C：构成计数器D:构成译码器您选择的答案: 正确答案: D知识点：移位寄存器不仅可以存储代码,还可以实现数据的串行—并行转换、数值的运算、数据处理及构成计数器。

-—-—————---—--——--—-——---——-———-—--—---——---————-————-----——-—--—-————--————4 ：下列说法不正确的是（）A:时序电路与组合电路具有不同的特点,因此其分析方法和设计方法也不同B:时序电路任意时刻的状态和输出均可表示为输入变量和电路原来状态的逻辑函数C:用包含输出与输入逻辑关系的函数式不可以完整地描述时序电路的逻辑功能D:用包含输出与输入逻辑关系的函数式可以完整地描述时序电路的逻辑功能您选择的答案：正确答案： D知识点：时序逻辑电路的逻辑关系需用三个方程即输出方程、驱动方程及状态方程来描述。

——---—-——-—————--—-——----—---—-—---—-——--—-—------————-——--——--———--—-------5 : 下列说法正确的是（ )A:时序逻辑电路某一时刻的电路状态仅取决于电路该时刻的输入信号B：时序逻辑电路某一时刻的电路状态仅取决于电路进入该时刻前所处的状态C:时序逻辑电路某一时刻的电路状态不仅取决于当时的输入信号,还取决于电路原来的状态D:时序逻辑电路通常包含组合电路和存储电路两个组成部分，其中组合电路是必不可少的您选择的答案: 正确答案： C知识点:时序逻辑电路的特点：时序逻辑电路中，任意时刻的输出不仅取决于该时刻的输入,还取决于电路原来的状态.时序逻辑电路通常包含组合电路和存储电路两个组成部分，其中存储电路是必不可少的。