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ddr3电平标准(一)
DDR3电平标准
1. 什么是DDR3电平标准？
•DDR3是双倍数据传输速率第三代内存标准的简称。
•电平标准指的是在DDR3内存中用于传输和接收数据的电信号水平。
2. DDR3电平标准的作用
•DDR3电平标准定义了内存模块和控制器之间的电信号规范，确保它们能够正确地传输和接收数据。
•通过遵循DDR3电平标准，不同厂商生产的DDR3内存模块和控制器可以互相兼容，提高了内存的可扩展性和可替换性。
3. DDR3电平标准的主要特性
•电压：DDR3内存模块的标准电压为，相对于之前的DDR2内存的来说，电压降低了，能够降低功耗和散热。
•时序：DDR3内存模块的时序要求更严格，能够达到更快的数据传输速率和响应时间。
•串行预取：DDR3内存引入了串行预取技术，能够在同一时钟周期内同时传输多个数据，提高数据传输效率。
•预充电：DDR3内存的存储电路采用了预充电技术，能够降低功耗和噪音。
4. DDR3电平标准的发展趋势
•随着技术的不断进步，DDR3电平标准已经出现了一些改进和升级版本，比如DDR3L、DDR3U等。
•DDR3L降低了电压至，进一步降低了功耗和热量。
•DDR3U将电压降低至，以进一步提高功耗效率。
•这些改进版本的出现使得DDR3内存在低功耗和高性能需求的场景下有更广泛的应用。
结论
•DDR3电平标准是确保DDR3内存模块和控制器能够互相兼容的重要标准。
•DDR3内存通过降低电压、优化时序、引入新的技术等手段，提供了更高的性能和更低的功耗。
•随着技术的不断发展，DDR3电平标准也在不断升级和改进，以满足不同应用场景的需求。
ad ddr3规则-回复DDR3规则及其特点DDR3是一种随机存取存储器（RAM）的类型，它采用第三代双倍数据速率（DDR）技术。
DDR3规则包括了关于该存储器的物理规范、电气规范和协议规范等内容。
在本文中，我们将一步一步地回答关于DDR3规则的各种问题，并介绍其特点和应用。
第一步：DDR3规格概述DDR3规格最初由JEDEC（电子行业协会）发布，以取代之前的DDR2规格。
它采用不同的电压和工作频率，提供了更高的数据传输速度和更低的功耗。
第二步：DDR3物理规范DDR3模块采用了240针的接口，与DDR2的240针和DDR的184针相比，提供了更多的数据线和地线。
这些引脚用于传输信号和电源，以及建立模块与主板之间的连接。
第三步：DDR3电气规范DDR3采用1.5伏的标准电压，但也可以工作在更低的电压下，例如1.35伏。
这使得DDR3比DDR2更节能。
此外，DDR3还引入了可调节的预取长度，以提供更大的数据吞吐量。
第四步：DDR3协议规范DDR3的协议规范定义了模块与内存控制器之间的通信方式。
它使用了同步时钟和命令、地址和数据线来传输数据。
DDR3使用了先前DDR2规范中引入的“差分时钟”信号传输技术，以提供更高的带宽和稳定性。
第五步：DDR3的特点1. 高速数据传输：DDR3可以提供更高的数据传输速度，通常比DDR2快两倍。
这对于高性能计算任务和大型应用程序非常重要。
2. 节能功耗：DDR3采用更低的工作电压，能够降低系统功耗并延长电池寿命。
这对于便携式设备和节能型服务器非常重要。
3. 更大的容量：DDR3模块的容量范围从1GB到16GB不等。
这使得DDR3成为存储大数据量和多任务处理的理想选择。
4. 向后兼容性：尽管DDR3和之前的DDR和DDR2规范有很多不同之处，但DDR3仍然具备与相邻规范的向后兼容性。
这意味着DDR3模块可以与DDR2或DDR插槽兼容，并以适当的速度工作。
第六步：DDR3的应用领域DDR3广泛应用于各种计算机系统和设备中。
DDR3详解DDR3详解（以Micron MT41J128M8 1Gb DDR3 SDRAM为例）⼆原⽂地址：* DDR3详解（以Micron MT41J128M8 1Gb DDR3 SDRAM为例）⼆作者：andyhzw 1．结构框图：2．管脚功能描述3．状态图：Power on: 上电Reset Procedure: 复位过程Initialization: 初始化ZQCL: 上电初始化后，⽤完成校准ZQ电阻。
ZQCL会触发DRAM内部的校准引擎，⼀旦校准完成，校准后的值会传递到DRAM 的IO管脚上，并反映为输出驱动和ODT阻值。
ZQCS: 周期性的校准，能够跟随电压和温度的变化⽽变化。
校准需要更短的时间窗⼝，⼀次校准，可以有效的纠正最⼩0.5%的RON和RTT电阻。
Al：Additive latency.是⽤来在总线上保持命令或者数据的有效时间。
在ddr3允许直接操作读和写的操作过程中，AL是总线上的数据出现到进⼊器件内部的时间。
下图为DDR3标准所⽀持的时间操作。
Write Leveling:为了得到更好的信号完整性，DDR3存储模块采取了FLY_BY 的拓扑结构，来处理命令、地址、控制信号和时钟。
FLY_BY的拓扑结构可以有效的减少stub的数量和他们的长度，但是却会导致时钟和strobe信号在每个芯⽚上的flight time skew,这使得控制器（FPGA或者CPU）很难以保持Tdqss ,tdss和tdsh这些时序。
这样，ddr3⽀持write leveling这样⼀个特性，来允许控制器来补偿倾斜（flight time skew）。
存储器控制器能够⽤该特性和从DDR3反馈的数据调整DQS和CK之间的关系。
在这种调整中，存储器控制器可以对DQS信号可调整的延时，来与时钟信号的上升边沿对齐。
控制器不停对DQS进⾏延时，直到发现从0到1之间的跳变出现，然后DQS的延时通过这样的⽅式被建⽴起来了，由此可以保证tDQSS。
DDR3基本知识一、DDR3简介DDR3（double-data-rate three synchronous dynamic random access memory）是应用在计算机及电子产品领域的一种高带宽并行数据总线。
DDR3在DDR2的基础上继承发展而来，其数据传输速度为DDR2的两倍。
同时，DDR3标准可以使单颗内存芯片的容量更为扩大，达到512Mb至8Gb，从而使采用DDR3芯片的内存条容量扩大到最高16GB。
此外，DDR3的工作电压降低为1.5V，比采用1.8V的DDR2省电30%左右。
说到底，这些指标上的提升在技术上最大的支撑来自于芯片制造工艺的提升，90nm甚至更先进的45nm制造工艺使得同样功能的MOS管可以制造的更小，从而带来更快、更密、更省电的技术提升。
DDR3的发展实在不能说是顺利，虽然在2005年就已经有最初的标准发布并于2007年应用于Intel P35 “Bearlake”芯片组上，但并没有像业界预想的那样很快替代DDR2，这中间还经历了对SDRAM业界影响深远的金融危机，不但使DDR3占领市场的速度更加减慢，还使DDR3在技术上一度走在世界领先地位的内存大厂奇梦达倒闭，实在是让人惋惜。
虽然如此，DDR3现今是并行SDRAM家族中速度最快的成熟标准，JEDEC标准规定的DDR3最高速度可达1600MT/s（注，1MT/s即为每秒钟一百万次传输）。
不仅如此，内存厂商还可以生产速度高于JEDEC标准的DDR3产品，如速度为2000MT/s的DDR3产品，甚至有报道称其最高速度可高达2500MT/s。
二、DDR存储器特性1) 时钟的上升和下降沿同时传输数据DDR存储器的主要优势就是能够同时在时钟循环的上升和下降沿提取数据，从而把给定时钟频率的数据速率提高1倍。
例如，在DDR200器件中，数据传输频率为200 MHz，而总线速度则为100 MHz。
2) 工作电压低DDR1、DDR2和DDR3存储器的电压分别为2.5、1.8和1.5V，因此与采用3.3V的正常SDRAM芯片组相比，它们在电源管理中产生的热量更少，效率更高。
ddr3芯片手册使用手册概述：欢迎阅读DDR3芯片手册。
本手册旨在向读者介绍DDR3芯片的基本知识，以及如何正确使用和优化DDR3芯片的性能。
1. DDR3芯片简介DDR3（Double Data Rate 3）是一种高速动态随机存取存储器（DRAM）标准，用于计算机系统内存。
本节将介绍DDR3芯片的特点和优势，包括其速度、密度和功耗等方面的信息。
2. DDR3芯片规格本节将详细介绍DDR3芯片的规格，包括存储容量、总线宽度、时序要求等。
通过了解这些规格，读者将能更好地了解如何选择和配置适合自己需求的DDR3芯片。
3. DDR3芯片安装和连接本节将详细介绍DDR3芯片的安装和连接方法。
包括如何正确插入芯片到主板的插槽，以及与其他硬件组件如处理器和电源的正确连接方式。
4. DDR3芯片时序配置DDR3芯片的性能和稳定性与其时序配置密切相关。
本节将教您如何正确地配置DDR3芯片的时序参数，以获得最佳的性能和稳定性。
5. DDR3芯片的测试和诊断本节将介绍如何对DDR3芯片进行测试和诊断，以确保其正常工作。
包括使用测试工具和软件进行芯片测试，以及识别和排除常见的故障。
6. DDR3芯片的优化技巧本节将分享一些优化DDR3芯片性能的技巧。
通过正确的优化，读者将能够最大限度地提升DDR3芯片的速度和稳定性，以满足各种应用需求。
7. DDR3芯片的故障排除当DDR3芯片出现故障时，本节将提供一些故障排除的方法。
通过正确识别和解决故障，读者将能够恢复DDR3芯片的正常工作状态。
8. DDR3芯片的未来发展趋势本节将展望DDR3芯片的未来发展趋势，包括新的技术和标准的出现。
读者将了解到DDR3芯片行业的最新动态，以及可能对其应用产生影响的因素。
总结：本手册旨在为读者提供全面的DDR3芯片指南。
通过阅读本手册，读者将能够更好地了解和利用DDR3芯片的潜力，以提升计算机系统的性能和稳定性。
同时也希望读者能不断关注DDR3芯片领域的新进展，以跟随技术的发展潮流。
ad ddr3规则一、什么是DDR3内存DDR3（Double Data Rate 3）是一种计算机内存标准，它是DDR2内存的后继者。
DDR3内存在传输速度、能耗和容量方面都有了显著的改进。
它是目前主流的计算机内存类型之一。
二、DDR3内存规则DDR3内存有一些规则和要求，下面将详细介绍这些规则。
1. 内存插槽DDR3内存需要插入主板上的内存插槽中。
在插入之前，需要确保内存插槽和内存条的插槽类型匹配。
通常，DDR3内存使用240针的插槽。
2. 内存容量DDR3内存的容量可以根据需求选择，常见的容量有2GB、4GB、8GB等。
在选择内存容量时，需要考虑操作系统和应用程序的需求，以及主板的支持能力。
3. 内存频率DDR3内存的频率也是一个重要的参数。
频率越高，内存的数据传输速度越快。
常见的DDR3内存频率有1333MHz、1600MHz等。
在选择内存频率时，需要根据主板的支持能力和处理器的兼容性来确定。
4. 内存时序DDR3内存的时序参数也需要注意。
时序参数包括CL（CAS Latency）、tRCD（RAS to CAS Delay）、tRP（RAS Precharge Delay）等。
这些参数决定了内存的响应速度和稳定性。
一般来说，时序参数越小，内存性能越好，但也需要注意与主板和处理器的兼容性。
三、DDR3内存的优势DDR3内存相比于前代的内存标准有许多优势。
1. 更高的传输速度DDR3内存采用了更高的频率和更低的供电电压，使得数据传输速度更快。
这对于处理大量数据的应用程序和游戏来说非常重要。
2. 更低的能耗DDR3内存相比于DDR2内存，能耗更低。
这意味着在相同的工作负载下，DDR3内存的功耗更少，从而延长了电池续航时间。
3. 更大的容量支持DDR3内存支持更大的容量，这对于运行内存要求较高的应用程序和虚拟化环境非常重要。
更大的容量可以提供更好的性能和稳定性。
4. 更好的兼容性DDR3内存具有良好的兼容性，可以与各种主板和处理器配合使用。
[转]DDR3基础知识介绍本⽂转⾃：1，DDR3基本内容介绍1.1，DDR3简介DDR3全称double-data-rate 3 synchronous dynamic RAM，即第三代双倍速率同步动态随机存储器。
所谓同步，是指DDR3数据的读取写⼊是按时钟同步的；所谓动态，是指DDR3中的数据掉电⽆法保存，且需要周期性的刷新，才能保持数据；所谓随机存取，即可以随机操作任⼀地址的数据；所谓double-data-rate，即时钟的上升沿和下降沿都发⽣数据传输。
DDR3读取速度是SDRAM的8倍，为什么呢？这⾥不是太懂，也⼀直没懂，因为感觉⽹上的资料都有问题，官⽅的DDR3⼿册也没有介绍这点。
不过官⽅⼿册讲到DDR3采⽤8n prefetch技术，数据在存储矩阵和IO⼝之间有⼀个类似于FIFO的缓存结构。
以16bit位宽的ddr3来说，存储矩阵与这个fifo的接⼝就为8*16bit = 124bit。
那么问题来了，要实现最终的8倍传输，由于上下沿都采样，时钟可以扩展为原来的2倍；那么剩下的4倍就需要IO⼝频率来提⾼了；那么对于存储矩阵与fifo的接⼝的时钟是多少呢？这就不知道了，按照⽹上说的核⼼频率（为IO频率的1/4）的说法，那就需要数据线128根，这可能吗？不过这会不会也是单⽚ddr3位宽不能太⾼的原因？问题先留在这⾥，以后懂了在来解答。
以micron的MT41K256M16TW-107为例，MT41K为型号，256M16表⽰⼤⼩为256M*16 = 4Gb，TW为96pin BGA封装，-107为速度等级（时钟1.07ns，933Mhz，速度1866MT/s），平常说的DDR3 1333也就是指1s内传输1333次数据。
该DDR3是8Bank配置，即BA[2:0]；数据位宽配置为16bit；⾏地址A[14:0]，列地址A[9:0]，那么算下来正好4Gb。
不过需要注意，由于8n prefetch，列地址A[2:0]实际上并不使⽤，因为存储矩阵中⼀个单元（CELL）为128bit，即⼀个Bank内是按32768*128*128划分的，如下图所⽰。
DDR3详解（以Micron MT41J128M8 1Gb DDR3 SDRAM为例）二原文地址：* DDR3详解（以Micron MT41J128M8 1Gb DDR3 SDRAM为例）二作者：andyhzw1．结构框图：2．管脚功能描述3．状态图：Power on: 上电Reset Procedure: 复位过程Initialization: 初始化ZQCL: 上电初始化后，用完成校准ZQ电阻。
ZQCL会触发DRAM内部的校准引擎，一旦校准完成，校准后的值会传递到DRAM的IO管脚上，并反映为输出驱动和ODT阻值。
ZQCS: 周期性的校准，能够跟随电压和温度的变化而变化。
校准需要更短的时间窗口，一次校准，可以有效的纠正最小0.5%的RON和RTT电阻。
Al：Additive latency.是用来在总线上保持命令或者数据的有效时间。
在ddr3允许直接操作读和写的操作过程中，AL是总线上的数据出现到进入器件内部的时间。
下图为DDR3标准所支持的时间操作。
Write Leveling:为了得到更好的信号完整性，DDR3存储模块采取了FLY_BY 的拓扑结构，来处理命令、地址、控制信号和时钟。
FLY_BY的拓扑结构可以有效的减少stub的数量和他们的长度，但是却会导致时钟和strobe信号在每个芯片上的flight time skew,这使得控制器（FPGA或者CPU）很难以保持Tdqss ,tdss和tdsh这些时序。
这样，ddr3支持write leveling这样一个特性，来允许控制器来补偿倾斜（flight time skew）。
存储器控制器能够用该特性和从DDR3反馈的数据调整DQS和CK之间的关系。
在这种调整中，存储器控制器可以对DQS信号可调整的延时，来与时钟信号的上升边沿对齐。
控制器不停对DQS进行延时，直到发现从0到1之间的跳变出现，然后DQS的延时通过这样的方式被建立起来了，由此可以保证tDQSS。
1．DDR的发展：2003年秋季Intel公布了DDR2内存的发展计划。
而随着当时CPU 前端总线带宽的提高和高速局部总线的出现，内存带宽成为系统越来越大的瓶颈。
处于主流DDR技术已经发展到极至，因此DDR2脱颖而出。
DDR2的实际工作频率是DDR的两倍。
这得益于DDR2内存拥有两倍于标准 DDR内存的4bit预读取能力。
下图为DDR和DDR2预读取能力的对比。
DDR2内存技术最大的突破点其实不在于用户们所认为的两倍于DDR的传输能力，而是在采用更低发热量、更低功耗的情况下（由2.5V降为1.8V），DDR2 可以获得更快的频率提升，突破标准DDR的400MHZ限制。
DDR内存通常采用TSOP芯片封装形式，这种封装形式可以很好的工作在 200MHz上，当频率更高时，它过长的管脚就会产生很高的阻抗和寄生电容，这会影响它的稳定性和频率提升的难度。
这也就是 DDR的核心频率很难突破275MHZ的原因。
而DDR2内存均采用FBGA封装形式。
不同于目前广泛应用的 TSOP 封装形式，FBGA封装提供了更好的电气性能与散热性，为DDR2内存的稳定工作与未来频率的发展提供了良好的保障。
2007年中Intel表示支持DDR3的发展，随后DDR3慢慢走上了历史的舞台，根据由JEDEC协会所制定的规格来看，由技术面来切入DDR3与DDR2的异同点，DDR3拥有高频率低电压的优点，DDR3可以比DDR2运作时省下约30%的电力，速度方面DDR3从800Mbps起跳最高可以至1600Mbps，几乎是DDR2的二倍速度，正因为高传输率的关系，DDR3可以在一个时序(Clock)之中传出8bit的数据，比起DDR2的4bit也是二倍的数据传输量，低电压更是DDR3的优势之一，1.5V 的电压比DDR2的1.8V降低了17%。
下面的图表总结了DDR，DDR2，以及DDR3的一些重要的区别：2、认识内存相关工作流程与参数首先，我们先了解一下内存的大体结构工作流程，这样会比较容量理解这些参数在其中所起到的作用。
这部分的讲述运用DDR3的简化时序图。
DDR3的内部是一个存储阵列，将数据“填”进去，你可以它想象成一张表格。
和表格的检索原理一样，先指定一个行（Row），再指定一个列（Column），我们就可以准确地找到所需要的单元格，这就是内存芯片寻址的基本原理。
对于内存，这个单元格可称为存储单元,那么这个表格（存储阵列）就是逻辑Bank （Logical Bank，下面简称Bank）。
DDR3内部Bank示意图，这是一个NXN的阵列，B代表Bank地址编号，C代表列地址编号，R代表行地址编号。
如果寻址命令是B1、R2、C6，就能确定地址是图中红格的位置目前DDR3内存芯片基本上都是8个Bank设计，也就是说一共有8个这样的“表格”。
寻址的流程也就是先指定Bank地址，再指定行地址，然后指列地址最终的确寻址单元。
目前DDR3系统而言，还存在物理Bank的概念，这是对内存子系统的一个相关术语，并不针对内存芯片。
内存为了保证CPU正常工作，必须一次传输完CPU 在一个传输周期内所需要的数据。
而CPU在一个传输周期能接受的数据容量就是CPU数据总线的位宽，单位是bit(位)。
控制内存与CPU之间数据交换的北桥芯片也因此将内存总线的数据位宽等同于CPU数据总线的位宽，这个位宽就称为物理Bank（Physical Bank，有的资料称之为Rank）的位宽。
目前这个位宽基本为64bit。
在实际工作中，Bank地址与相应的行地址是同时发出的，此时这个命令称之为“行激活”（Row Active）。
在此之后，将发送列地址寻址命令与具体的操作命令（是读还是写），这两个命令也是同时发出的，所以一般都会以“读/写命令”来表示列寻址。
根据相关的标准，从行有效到读/写命令发出之间的间隔被定义为tRCD，即RAS to CAS Delay（RAS至CAS延迟，RAS就是行地址选通脉冲，CAS就是列地址选通脉冲），我们可以理解为行选通周期。
tRCD是DDR的一个重要时序参数，广义的tRCD以时钟周期（tCK，Clock Time）数为单位，比如tRCD=3，就代表延迟周期为两个时钟周期，具体到确切的时间，则要根据时钟频率而定，DDR3-800，tRCD=3，代表30ns的延迟。
图中显示的是tRCD=3接下来，相关的列地址被选中之后，将会触发数据传输，但从存储单元中输出到真正出现在内存芯片的 I/O 接口之间还需要一定的时间（数据触发本身就有延迟，而且还需要进行信号放大），这段时间就是非常著名的 CL（CASLatency，列地址脉冲选通潜伏期）。
CL 的数值与 tRCD 一样，以时钟周期数表示。
如 DDR3-800，时钟频率为 100MHz，时钟周期为 10ns，如果 CL=2 就意味着 20ns 的潜伏期。
不过CL只是针对读取操作。
由于芯片体积的原因，存储单元中的电容容量很小，所以信号要经过放大来保证其有效的识别性，这个放大/驱动工作由S-AMP负责，一个存储体对应一个S-AMP通道。
但它要有一个准备时间才能保证信号的发送强度（事前还要进行电压比较以进行逻辑电平的判断），因此从数据I/O总线上有数据输出之前的一个时钟上升沿开始，数据即已传向S-AMP，也就是说此时数据已经被触发，经过一定的驱动时间最终传向数据I/O总线进行输出，这段时间我们称之为tAC（Access Time from CLK，时钟触发后的访问时间）。
图中标准CL=2，tAC=1目前内存的读写基本都是连续的，因为与CPU交换的数据量以一个Cache Line （即CPU内Cache的存储单位）的容量为准，一般为64字节。
而现有的Rank位宽为8字节（64bit），那么就要一次连续传输8次，这就涉及到我们也经常能遇到的突发传输的概念。
突发（Burst）是指在同一行中相邻的存储单元连续进行数据传输的方式，连续传输的周期数就是突发长度（Burst Lengths，简称BL）。
在进行突发传输时，只要指定起始列地址与突发长度，内存就会依次地自动对后面相应数量的存储单元进行读/写操作而不再需要控制器连续地提供列地址。
这样，除了第一笔数据的传输需要若干个周期（主要是之前的延迟，一般的是tRCD+CL）外，其后每个数据只需一个周期的即可获得。
突发连续读取模式：只要指定起始列地址与突发长度，后续的寻址与数据的读取自动进行，而只要控制好两段突发读取命令的间隔周期（与BL相同）即可做到连续的突发传输。
谈到了突发长度时。
如果BL=4，那么也就是说一次就传送4×64bit的数据。
但是，如果其中的第二笔数据是不需要的，怎么办？还都传输吗？为了屏蔽不需要的数据，人们采用了数据掩码（Data I/O Mask，简称DQM）技术。
通过DQM，内存可以控制I/O端口取消哪些输出或输入的数据。
这里需要强调的是，在读取时，被屏蔽的数据仍然会从存储体传出，只是在“掩码逻辑单元”处被屏蔽。
DQM 由北桥控制，为了精确屏蔽一个P-Bank位宽中的每个字节，每个DIMM有8个DQM信号线，每个信号针对一个字节。
这样，对于4bit位宽芯片，两个芯片共用一个DQM信号线，对于8bit位宽芯片，一个芯片占用一个DQM信号，而对于16bit位宽芯片，则需要两个DQM引脚。
在数据读取完之后，为了腾出读出放大器以供同一Bank内其他行的寻址并传输数据，内存芯片将进行预充电的操作来关闭当前工作行。
还是以上面那个Bank示意图为例。
当前寻址的存储单元是B1、R2、C6。
如果接下来的寻址命令是B1、R2、C4，则不用预充电，因为读出放大器正在为这一行服务。
但如果地址命令是B1、R4、C4，由于是同一Bank的不同行，那么就必须要先把R2关闭，才能对R4寻址。
从开始关闭现有的工作行，到可以打开新的工作行之间的间隔就是tRP（Row Precharge command Period，行预充电有效周期），单位也是时钟周期数。
在不同Bank间读写也是这样，先把原来数据写回，再激活新的Bank/Row。
数据选取脉冲（DQS）DQS是DDR中的重要功能，它的功能主要用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据。
每一颗芯片都有一个DQS信号线，它是双向的，在写入时它用来传送由北桥发来的DQS信号，读取时，则由芯片生成DQS向北桥发送。
完全可以说，它就是数据的同步信号。
在读取时，DQS与数据信号同时生成（也是在CK与CK#的交叉点）。
而DDR 内存中的CL也就是从CAS发出到DQS生成的间隔，DQS生成时，芯片内部的预取已经完毕了，由于预取的原因，实际的数据传出可能会提前于DQS发生（数据提前于DQS传出）。
由于是并行传输，DDR内存对tAC也有一定的要求，对于DDR266，tAC的允许范围是±0.75ns，对于DDR333，则是±0.7ns，有关它们的时序图示见前文，其中CL里包含了一段DQS的导入期。
DQS在读取时与数据同步传输，那么接收时也是以DQS的上下沿为准吗？不，如果以DQS的上下沿区分数据周期的危险很大。
由于芯片有预取的操作，所以输出时的同步很难控制，只能限制在一定的时间范围内，数据在各I/O端口的出现时间可能有快有慢，会与DQS有一定的间隔，这也就是为什么要有一个tAC规定的原因。
而在接收方，一切必须保证同步接收，不能有tAC之类的偏差。
这样在写入时，芯片不再自己生成DQS，而以发送方传来的DQS为基准，并相应延后一定的时间，在DQS的中部为数据周期的选取分割点（在读取时分割点就是上下沿），从这里分隔开两个传输周期。
这样做的好处是，由于各数据信号都会有一个逻辑电平保持周期，即使发送时不同步，在DQS上下沿时都处于保持周期中，此时数据接收触发的准确性无疑是最高的。
在写入时，以DQS的高/低电平期中部为数据周期分割点，而不是上/下沿，但数据的接收触发仍为DQS的上/下沿3.容量的计算上图为X8data的单颗DDR3架构图，行（Row）地址线复用14根，列（Column）地址线复用10根，Bank数量为8个，IO Buffer 通过8组数位线（DQ0-DQ7）来完成对外的通信，故此单颗DDR3芯片的容量为2的14次方乘2的10次方乘8乘8，结果为1Gbit，因为1B包含8bit，1GB/8=128MB。
如果我们要做成容量为1GB的内存条则需要8颗这样的DDR3内存芯片，每颗芯片含8根数位线（DQ0-DQ7）则总数宽为64bit，这样正好用了一个Rank。
假果还用128MB的DDR3芯片去做2GB内存条，结果就会有所不同。
我们最好选用4根数位线（DQ0-DQ3），数量是16颗，这样也是用了一个Rank。
