下载文档原格式
Virtex-5GTP和Virtex-6GTX间匹配通信研究及应用李凯;何松华;欧建平【摘要】针对Virtex-5 RocketIOTM GTP和Virtex-6 RocketIOTM GTX之间的差异性,需对预/去加重和接收均衡值、接收终端电压以及发送差分电压值等参数作出灵活调整,才能适应二者间的数据通信.利用ChipsCope Pro_IBERT测得的实际通信参数来设置GTP/GTX的收发端,再通过自定义通信协议定义数据帧结构,设计出一种新的RocketIO数据收发接口控制器.分析了接收端高频时钟的不稳定以及漂移等不确定性因素引起的前后字节错位的现象,并在自定义协议中加入了数据错位校正模块,大大降低了数据传输误码率.通过实验表明:Virtex-5 RocketIOTM GTP 和Virtex-6 RocketIOTM GTX间可实现数据的高速串行匹配通信,同时该数据收发接口控制器具有数据传输稳定、误码率低、通用性好等优点.【期刊名称】《计算机应用》【年(卷),期】2014(034)002【总页数】5页(P325-328,332)【关键词】RocketIO;GTX;GTP;高速串行通信;现场可编程门阵列【作者】李凯;何松华;欧建平【作者单位】湖南大学信息科学与工程学院,长沙410082;湖南大学信息科学与工程学院,长沙410082;国防科学技术大学ATR国家重点实验室,长沙410073【正文语种】中文【中图分类】TP302;TP211.5RocketIOTM是Xilinx 公司现场可编程门阵列(Field Programmable Gate Array，FPGA)内嵌的可编程全双工高速串行收发器，在Virtex-5 和Virtex-6等系列FPGA中改称为吉比特收发器(Gigabit Transceiver，GT)，因有部分差异又分为P 型和X型，即GTP和GTX，用以实现FPGA与外部设备间数据的高速串行通信[1]。
fpga gtx k码发送规律FPGA（现场可编程门阵列）是一种集成电路，可以通过编程来实现特定的功能。
而GTX是一种高速串行收发器，用于在FPGA中实现高速串行通信。
K码是一种编码方式，用于在串行通信中进行数据的编码和解码。
在FPGA中使用GTX进行K码发送时，通常会遵循一定的发送规律。
首先，K码发送规律取决于所选择的K码编码方式，常见的K码编码方式包括8B/10B编码、64B/66B编码等。
这些编码方式都有各自的编码规则，用于将输入数据转换为符合特定规范的编码序列。
在FPGA中使用GTX进行K码发送时，需要根据所选的编码方式来配置GTX的发送端，确保发送的数据符合相应的K码编码规则。
其次，K码发送规律还涉及到时钟和数据的同步问题。
在串行通信中，时钟和数据的同步是非常重要的，FPGA需要确保发送的K码数据与时钟信号保持同步，以确保接收端能够正确解码数据。
因此，在FPGA中配置GTX进行K码发送时，需要考虑时钟和数据的同步设计，通常会采用一定的时序控制和同步技术来保证发送数据的稳定性和准确性。
另外，K码发送规律还会受到通信协议的影响。
不同的通信协议对于K码发送的规律有不同的要求，FPGA需要根据具体的通信协议来配置GTX进行K码发送。
例如，在PCIe通信中常用的8B/10B 编码规则和64B/66B编码规则都有相应的发送规律，FPGA需要根据PCIe协议的要求来配置GTX进行K码发送。
总的来说，FPGA中使用GTX进行K码发送时，需要考虑K码编码方式、时钟和数据同步、通信协议等多个方面的因素，以确保发送的数据符合要求并能够被接收端正确解码。
这涉及到FPGA硬件设计、通信协议规范等多个领域的知识，需要综合考虑和分析，以确保K码发送的规律符合要求并能够稳定可靠地进行串行通信。
- 63 -virtex-6 GTX 高速串行传输原理与仿真李 坤 朱 红（电子科技大学，四川 成都 611731）【摘 要】virtex-6 GTX 是xilinx 公司新近推出的一款具有通用性，易用性，低功耗，低成本特性的高速串行收发器。
在ISE 环境中对该模块进行了仿真，仿真结果证明了GTX 能够实现数据的高速串行传输。
【关键词】GTX；virtex-6；FPGA；串行传输 【中图分类号】TP391.9 【文献标识码】A 【文章编号】1008-1151(2010)10-0063-02在系统级互连设备中，高速串行I/O 技术迅速取代传统的并行I/O 技术正成为业界趋势，高速串行I/O 技术拥有比并行I/O 技术更高的性能，更少的引脚，更低的成本和更简化的设计。
随着大规模集成电路的发展，高速串行I/O 技术在军事，医疗，网络，视频，通信等领域有着广泛的应用，对电子行业的发展前景而言，对于电子行业发展前景而言，高速串行I/O 至关重要，下面是采用千兆位级高速串行I/O 技术的行业标准示例。
光纤通道PCI Express RapidIO 串行 串行ATA 1Gb 以太网10-Gb 以太网（xaui） CPRI（一）Virtex-6 GTX 收发器简介Virtex-6 FPGA GTX 收发器采用与业经验证的 Virtex-5 FPGA GTX 收发器相同的架构，同时在某些关键方面进行增强和增补。
GTX 收发器的数据传输速率为150Mbps-6.5Gbps，侧重于性能和易用性的提高，旨在满足严格的 CEI-6 抖动规范要求。
该收发器针对出色的信号完整性进行了优化，集成了判定反馈均衡器(DFE)，此外还支持线性 EQ 和发送器预加重。
GTX 收发器在时钟方面提供了极大的灵活性，能够支持发送器和接收器之间的独立数据速度。
GTX 集成了 64b/66b 和 64b/67b 变速箱，可简化高线速设计，从而在设计实施过程中减少成千上万个逻辑单元。
fpga间gtx原理FPGA是现代计算机系统中一种重要的可编程逻辑设备，而GTX则是一种高速串行收发器。
本文将探讨FPGA与GTX之间的原理和关联。
我们来了解一下FPGA的基本概念。
FPGA全称为Field-Programmable Gate Array，即现场可编程门阵列。
它是一种可编程逻辑器件，可以在制造完成后进行现场编程。
FPGA内部由大量的逻辑单元和可编程的连线网络组成，可以实现各种数字电路的功能。
GTX是NVIDIA公司开发的高速串行收发器。
它是一种用于高速数据传输的接口技术，可以实现数据在设备之间的快速传输。
GTX被广泛应用于高性能计算、数据中心和通信领域。
FPGA与GTX之间存在紧密的关系，主要体现在以下几个方面。
FPGA可以通过GTX接口与其他设备进行高速数据通信。
由于GTX 采用了串行传输方式，可以在保证数据传输速率的同时，减少传输线的数量，提高系统的可靠性和稳定性。
FPGA通过配置GTX接口，可以与其他设备进行高速数据交换，满足实时数据处理和传输的需求。
FPGA内部的逻辑单元可以通过GTX接口与外部设备进行通信。
FPGA中的逻辑单元可以实现各种功能，如数据处理、算法运算等。
通过配置GTX接口，FPGA可以将处理结果传输给外部设备，或者接收外部设备的数据输入，实现与外部设备的交互。
FPGA还可以通过GTX接口与其他FPGA进行通信。
在某些应用场景下，需要多个FPGA之间进行数据交换和协同计算。
通过配置GTX接口，多个FPGA可以通过高速串行通信进行数据传输，实现分布式计算和并行处理。
需要注意的是，FPGA与GTX之间的通信需要遵循一定的协议。
GTX接口支持多种通信协议，如PCI Express、Ethernet等。
在设计FPGA与GTX接口时，需要根据具体的应用需求选择合适的通信协议，并进行相应的配置和调试。
总的来说，FPGA与GTX之间的原理是通过配置GTX接口实现高速数据通信和交互。
GTX技术你应该知道点⾼速GTX技术eSATA接⼝只有⼏根线为什么那么快?连上⽹线显⽰的1Gbps是不是很令⼈兴奋!没错他们都⽤了⾼速GTX技术，GTX全称为Gigabit Transceiver即吉bit收发器，是为了满⾜现代数字处理技术和计算技术庞⼤数据的⾼速、实时的传输，⽬前主要应⽤在⽚间通信(两⽚FPGA之间，FPGA与DSP之间等)、板间通信(电脑主板与交换机，硬盘与主板等)等。
传统的并并⾏传输技术存在抗⼲扰能⼒低，同步能⼒差，传输速率低和信号质量差等问题。
GTX⽬前的线速度范围为1Gbps~12Gbps，有效负载范围为0.8Gbps~10Gbps，⽬前GTX已经应⽤于光纤通道(FC)，PCI Express，RapidIO，串⾏ATA，千兆以太⽹，万兆以太⽹等，GTX技术已经充斥我们周围很久了，作为⼀个技术⼈员，你是不是该知道点关于⾼速GTX呢?。
本⽂引⽤地址：/article/246023.htm GTX线路实现 GTX收发器采⽤的是差分信号对数据进⾏传输，其中LVDS(Low Voltage Different Signal)和CML(Current Mode Logic)是常⽤的两种差分信号标准。
在普通单⽚机(如51单⽚机中)不包含差分接⼝，均是以地作为参考，差分信号时有两根⼏乎完全相同的线路来组成⼀对等值、反相信号，接收端通过⽐较两端电压差值来确定传输的是“0”还是“1”，如果正参考电压⽐负参考电压低，则信号为⾼;如果负参考⽐正参考电压⾼，则信号为低。
因为线路上受到的噪声⼲扰⼏乎完全相同，在计算差值时相减从⽽达到抵消的效果，这就使得差分信号抗⼲扰能⼒特别强，⾼速传输时不易出错。
如图1所⽰为差分信号传输模式。
图 1 差分传输 除了利⽤差分信号外，GTX采⽤⾃同步技术来解决时钟同步问题。
⽬前常⽤同步⽅式有系统同步，源同步和⾃同步。
三种同步⽅式的结构如图2所⽰。
系统同步利⽤⽚外的晶振进⾏同步，由于板间线路的长度不⼀致，以及⽚内延迟不⼀致，在时钟速度较⾼时可能存在较⼤误差。
2012.4通信与网络责任编辑：万翀引言随着数字多媒体技术的发展，在现代电子系统中各模块之间经常需要高速数据传输。
传统的数据传输系统采用并行接口，并行数据传输技术向来都是提高数据传输速率的重要手段。
随着数据传输速率的提高，并行数据传输的进一步发展遇到了瓶颈，面临很多问题，如接口信号不同步，信号串扰，引脚过多增加PCB 板布线难度及设计制作成本[1]。
因此，高速串行接口已经逐渐取代并行接口。
与并行传输相比，串行传输具有独特优势，可以提供更大的带宽更远的传输距离以及更低的成本[2]。
高速数据传输系统中各模块规模以及复杂度逐渐加大，数据传输的可靠性逐渐成为影响系统性能的关键因素之一。
数据发送模块和数据接收模块处理数据的速度很难达到一致，因此经常会出现接收模块等待发射模块发送数据，或者发送模块等待接收模块接受数据的情况[3]。
为了使高速数据传输系统可靠工作不丢失数据，系统需要加入流量控制机制，来协调发送模块和接受模块的工作。
系统结构本系统基于Xilinx 公司的Virtex-6系列的一款FPGA ——XC6VLX240T ，用于进行高速串行数据传输，其结构如图1所示。
系统主要包括微控制器MicroBlaze 模块，直接存储器存取（DMA ）模块以及基于Aurora 协议以及GTX 收发机的Aurora 模块，另外还有内存模块（DDR3），两个作为缓冲器的FIFO 模块以及一个用于流量控制的有限状态机（FSM ）模块。
系统的工作流程为：微控制器MicroBlaze 通过AXI-Lite 总线向DMA 寄存器写数据，配置DMA 读操作的数据源地址，读数据长度，DMA 写操作的目标地址以及写数据长度，然后启动DMA 。
DMA 开始读取DDR3源地址空间中的数据通过FIFO1传给Aurora 模块，Aurora 模块中的GTX 收发器将数据通过同轴电缆以串行的方式从发射端发送到接收端。
然后接收端将数据传输到FIFO2中，然后通过DMA 将数据写入到DDR3内存规定的目标地址空间中。
基于Virtex6的高速串行数据采集与传输刘敏【期刊名称】《单片机与嵌入式系统应用》【年(卷),期】2016(16)2【摘要】With the rapid development of the industrial technology,high sampling frequency and communication efficiency are required in some large capacity data system.In the paper,the high-speed sampling is realized through using the ADC12D800RF,and the high-speed serial interface based on Virtex6 FPGA GTX is implemented to achieve reliable and high-speed transmission,so as to meet the require-ments of large capacity data system.%随着现代工业科技飞速发展，某些特定的大容量数据系统要求有很高的采样频率及较高的通信效率。
本文通过ADC12D800RF实现高速采样，并基于 Xilinx Virtex6 FPGA的 GTX高速串行接口实现可靠高速传输，从而满足大容量高速数据系统的要求。
【总页数】4页(P70-73)【作者】刘敏【作者单位】西安电子科技大学电子信息攻防对抗与仿真重点实验室，西安710071【正文语种】中文【中图分类】TP274【相关文献】1.一种高速多通道数据采集与串行传输电路 [J], 张鹭;龚坚2.一种基于Rocket I/O的视频数据采集和高速串行传输系统的设计与实现 [J], 龚坚;杜昌贤;徐智勇;经继松3.一种基于Rocket I／O的视频数据采集和高速串行传输系统的设计与实现 [J], 龚坚; 乔庐峰; 徐智勇; 经继松4.一种基于Rocket I/O的视频数据采集和高速串行传输系统的设计与实现 [J], 龚坚; 乔庐峰; 徐智勇; 经继松5.基于FPGA的串行多节点数据采集传输系统的应用研究 [J], 纳杰斯;岳雷;马雪;郭春福因版权原因，仅展示原文概要，查看原文内容请购买。
图3 报文发送时序图4 报文接收时序PCIE报文的字节对界也是数据传输正确的关键所在，在发送存储器读写事物报文时，若目的地址的起始地址非双字对齐，则需使用DW BE字段进行字节对界操作。
若在单次发图 7 发送板与接收板的连接实物图在连接好发送板和接收板后，插入计算机中的，并启动计算机，通过ISE软件自带的chipscopeLVDS接口数据。
chipscope采集LVDS接口数据如图图 8 chipscope采集LVDS接口数据通过分析，LVDS接口数据在LVDS差分时钟的上升沿读取，所以提高LVDS接口的速率除增加LVDS接口位数外，还可增加LVDS传输时钟，但由于传导线长会引起误差，因图9 16位LVDS接口数据测试速率图10 32位LVDS接口数据测试速率此次发送的文件为随机生成的2.4 GB大小的随机码，传输完成后使用WINHEX软件进行比对，比对结果100%实现了预期的功能。
语本文设计的基于Virtex-6的高速接口转换方法可以实现LVDS总线与PCIE总线的数据交互，拓展了计算机与外设的高速接口通道，具有一定的工程实践意义。
参考文献温宇辰，李明伟，陈玉龙.PCI-E总线光纤接口卡的设计技术应用，2014， 40（4）：126-129.张刚，贾建超，赵龙.基于FPGA的DDR3 SDRAM控制器设计及实现[J].电子科技，2014， 27（1）：70-73..基于Xilinx FPGA的PCIe总线接口设计与实现[J].通信技术， 2014（4）：94-96.杨翠虹，文丰，姚宗.基于LVDS的高速数据传输系统的设计通信技术，2010， 43（9）：59-61.王聪，王彬，薛洁，等.基于PCIe总线协议的设备驱动开发息技术， 2013（3）：32-35.殷晔，李丽斯，常路，等.基于FPGA的DDR3存储控制的设计与验证[J].计算机测量与控制， 2015，23（3）：969-971.李大鹏，李雯，王晓华.基于FPGA的高速LVDS接口的实现航空计算技术，2012， 42（5）：115-118..基于Virtex-6的PCI Express告诉采集卡设计[J].现代电子技术，2012，35（16）：79-81.物联网技术 ２０１７年 ／ 第５期 ３４。
应用于芯片测试平台的Virtex-6 GTX收发器设计 引言 在计算机和工业系统中，芯片与芯片经常需要进行高速的数据交换，而高速串行I/O迅速取代传统的并行I/O正成为业界的趋势。
随着数据传输速率的提高，并行I/O接口面临着诸多挑战，如信号延时、接口数据的对齐、引脚过多以致PCB布线困难等。
千兆位(Multi-Gigabit)串行I/O最主要的优势是速度，以本文使用的XC6VLX240T FPGA为例，其GTX单通道速率为600Mbps 至6.6Gbps，单片FPGA具有20个GTX收发器，可以实现总带宽为200Gbps 的输入和输出。
此外，串行接口采用差分信号受噪声影响小，引脚数少从而简化PCB版WiGig(Wireless Gigabit，无线吉比特)联盟致力于在60GHz频段上实现7Gbps的超高速无线传输，基于IEEE 802.11ad和WiGig 1.1标准，实现家用高清视频的无线传输。
基于Virtex-6 FPGA的芯片测试平台需实现协议适配层(PAL)功能，并完成FPGA与ASIC间数据流的实时传输。
如果采用并行I/O 接口实现7Gbps数据传输，ASIC芯片需要上百只引脚和高速时钟，这将给芯片以及PCB版芯片测试平台搭建 基于FPGA的芯片测试平台采用PCFPGAASIC模式，实现方案如图1所示。
PC端运行PCIe驱动程序，通过PCIe接口与FPGA通信，完成源文件的导入导出;GUI图形界面用于配置ASIC芯片并监视传输速率。
Xilinx ML605开发板完成PCIe协议，通过IIC总线配置ASIC芯片;实现协议适配层(PAL)功能，将来自上位机的源文件转化为符合IEEE 802.11ad标准的数据流，并通过GTX收发器传输至60GHz ASIC芯片。
ML605开发板的FMC HPC和LPC接口为测试平台子卡的设计留下足够的空间。
如图1虚线所示，在接入ASIC芯片之前，测试平台应实现两片FPGA芯片之间的数据传输。
高速串行背板总线的仿真设计刘胜利 王砚方 沈国保(中国科技大学近代物理系 合肥 230026)摘要 本文描述了一种基于高速串行背板的系统级信号完整性仿真，重点分析了两种关键网络即1.25Gbps 的差分传输结构和125MHz 的时钟分配网络。
给出了仿真结果并分析了波形畸变的原因。
关键词 差分传输 信号完整性 仿真 背板1引言：近年来, 高速数字设计领域正在面对越来越多的信号完整性（SI ）问题, 即更多的时候需将数字信号视为模拟信号并保证其传输质量。
这一方面是由于时钟频率不断提高，信号边沿越来越快，另一方面也是由于大规模，超大规模芯片的集成度不断增长及其广泛应用，电路板上的功能密度和信号的互连密度不断增加，从而使得电路的分布参数，电磁相互作用的场特性越来越明显。
另有其它原因如时间和经费等使信号完整性设计已逐渐成为高速数字设计任务中的一个重要组成部分，而仿真则成为信号完整性设计与分析的重要手段。
本设计考虑了一种用于高速串行空分开关互连结构的背板。
其串行数据互连的波特率是1.25Gbps ，这意味着最大可能的基频为625MHz ；数据以差分模式进行传输，信号上升沿和下降沿300PS 左右，按照H. Johnson 定义的转折频率(Knee Frequency)〖1〗，主要频率成份达1.17GHz ，因此一种子板－背板－子板的系统级信号完整性仿真，及由此确定一种优化的背板PCB 参数成为整个系统设计不可缺少的部分。
此外，系统主时钟分配网络也采用了差分传输模式，信号上升沿和下降沿350PS 左右，它提供了125MHz 的系统时钟，也作为仿真设计中重点考虑的关键网络。
尽管这样一种千兆位互连背板的设计还需考虑其它信号完整性因素，但限于篇幅，这里仅就上述两种关键网络的仿真分析进行描述。
本文首先讨论了仿真前模型的选择和提取及相关的设计考虑，然后基于布局前的系统级仿真确定了背板的PCB 层叠结构及布线参数，最后详细描述了系统设计完成后即布局后的仿真结果。
DS150 (v2.2) 2010 年 1 月 28 日高级产品规范© 2009–2010 Xilinx, Inc. XILINX, the Xilinx logo, Virtex, Spartan, ISE, and other designated brands included herein are trademarks of Xilinx in the United States and other countries. PCI, PCIe and PCI Express are trademarks of PCI-SIG and used under license. All other trademarks are the property of their respective owners.Virtex-6 系列概述总体介绍Virtex®-6 系列为 FPGA 市场提供了最新、最高级的特性。
Virtex-6 FPGA 是提供软硬件组件的目标测试平台可编程硅技术基础，可帮助设计人员在开发工作启动后集中精力于创新工作。
Virtex-6 系列采用第三代 ASMBL™（高级硅片组合模块）柱式架构，包括了多个不同的子系列。
本概述将介绍 LXT 、SXT 和 HXT 子系列的器件。
每个子系列都包含不同的特性组合，可高效满足多种高级逻辑设计需求。
除了高性能逻辑结构之外，Virtex-6 FPGA 还包括许多内置的系统级模块。
上述特性能使逻辑设计人员在 FPGA 系统中构建最高级的性能和功能。
Virtex-6 FPGA 采用了尖端的 40nm 铜工艺技术，为定制 ASIC 技术提供了一种可编程的选择方案。
Virtex-6 FPGA 还为满足高性能逻辑设计人员、高性能 DSP 设计人员和高性能嵌入式系统设计人员的需求而提供了最佳解决方案，其带来了前所未有的逻辑、DSP 、连接和软微处理器功能。
第1节高速数据连接功能简介10.1.1 高速数据传输的背景由于现代通信以及各类多媒体技术对带宽的需求迅猛增长，促使一系列基于差分、源同步、时钟数据恢复（clock and data recovery，CDR）等先进技术的互连方式应运而生。
在传统设计中，单端互连方式易受干扰、噪声的影响，传输速率最高只能达到200~250Mbps／Line；在更高速率的接口设计中，多采用包含有源同步时钟的差分串行传输方式（如LVDS、LVPECL等），但在传输过程中时钟与数据分别发送，传输过程中各信号瞬时抖动不一致，破坏了接收数据与时钟之间的定时关系，因而传输速率很难超越1Gbps／通道。
因此迫切需要新的高速数据传输技术。
在目前系统级互连速率已达到Gbps的设计中，先进的高速串行技术迅速取代传统的并行技术，成为业界的主流。
高速串行技术不仅能够带来更高的性能、更低的成本和更简化的设计，克服了并行的速度瓶颈，还节省了I/O资源，使印制板的布线更简单。
因此，被越来越广泛地应用于各种系统设计中，包括PC、消费电子、海量存储器、服务器、通信网络、工业计算和控制、测试设备等。
高速串行传输一般采用差分线，迄今业界已经发展出了多种串行系统接口标准，例如千兆以太网、万兆以太网、PCI-Express、串行RapidIO、串行ATA 等。
10.1.2 Xilinx公司高速连接功能的解决方案基于高速的需求和传统技术的弊端，Xilinx公司在Virtex 2 Pro以及更高系列的部分FPGA内部集成了能实现高速数据收发Rocket I/O模块，采用了CML（CurrentMode Logic）、CDR、线路编码（8B／10B）和预加重等技术的Rocket I/O硬核模块，可极大地减小时钟扭曲、信号衰减和线路噪声对接收性能的影响，从而使传输速率进一步提高，最高可达10Gbps以上，可用于实现吉比特以太网、PCI-Express等常用接口。
除了底层的物理层技术，Xilinx还提供带32 bit LocalLink用户接口的Aurora协议引擎参考设计。
基于Virtex-5的串行传输系统设计与验证
李林军;王勇
【期刊名称】《电子设计应用》
【年(卷),期】2009(000)012
【摘要】本文基于赛灵思公司的Virtex-5系列FPGA(SX95T)设计了一个串行传输系统,对其传输链路进行了仿真和理论分析.经实际验证,该系统能在标准ATCA机箱内稳定地进行3.125Gbps的串行数据传输,传输误码率小于10e-12,最远传输距离大于40英寸.
【总页数】3页(P43-45)
【作者】李林军;王勇
【作者单位】北京邮电大学;北京邮电大学
【正文语种】中文
【相关文献】
1.基于Virtex-5的音视频监视系统设计 [J], Manish Desai
2.基于SRIO 的高速图像串行传输系统设计 [J], 张峰;任国强;吴钦章
3.可见光通信自适应O-OFDM符号分解串行传输系统设计与研究 [J], 贾科军;杨博然;曹明华;黎锁平;郝莉
4.一种面向多处理器互连的高速串行传输系统设计 [J], 许晋彰;景乃锋;蒋剑飞
5.采用65nm工艺的VIRTEX-5系列FPGA 采用新型ExpressFabric技术和经过验证的ASMBL架构 [J],
因版权原因，仅展示原文概要，查看原文内容请购买。
基于Virtex-6的PCI Express高速采集卡设计许峰【期刊名称】《现代电子技术》【年(卷),期】2012(35)16【摘要】A design of PCI Express high-speed data acquisition card was presented to improve the data transfer rate and to suitable for be the requirement of mass data interactive processing. The hardcore of Virtex-6 embedded PCIE protocol can fulfil the whole PCIE layering protocal and achieve the communication with upper computer. A DMA controller as a data transmission master-control unit of acquisition card was devised to complete the high-speed data transmission solution based on PCI Express bus. The software system of the host includes drivers and application software. The experiment result indicates that the acquisition card can perform real-time acquisition of infrared images stably and reliably.%为了提高数据采集速率,适应大数据量交互处理要求,介绍了一种应用Virtex-6芯片的PCI Express高速采集卡设计.Virtex-6内嵌PCIE协议硬核能完成完整的PCIE分层协议,实现与上位机通信.设计了DMA控制器,作为采集卡数据传输主控,实现基于PCI Express总线的DMA高速数据传输方案.主机软件系统包括驱动程序和应用软件2部分.经实验测试,该采集卡能完成对外部高速数据的实时采集,性能稳定可靠.【总页数】4页(P79-81,85)【作者】许峰【作者单位】中国航空工业集团公司洛阳电光设备研究所,河南洛阳 471009【正文语种】中文【中图分类】TN919-34;TP334【相关文献】1.基于PCI Express高速数据采集卡的接口设计 [J], 张琴;马游春;李锦明2.基于PCI Express总线的数字电视传送流发送/采集卡设计 [J], 娄新磊;吕卫;宋垣3.基于PCI Express总线光纤采集卡WDM驱动程序设计 [J], 王维;蒋景宏;刘垚;蔡惠智4.基于PCI EXPRESS总线的视音频采集卡的设计 [J], 强俊;楚宁;周鸣争5.一种基于PCI9656的64位PCI高速数据采集卡的设计与实现 [J], 陈沁瑜;范永宏因版权原因，仅展示原文概要，查看原文内容请购买。
Virtex6 GTX设计总结：预加重、均衡、输出振幅的
值
1.Virtex6 GTX Transceiver简介在Xilinx的Virtex6 FPGA中，GTX作为一种低功耗的吉比特收发器，配置灵活，功能强大，并与FPGA内部的其他逻辑资源紧密联系，可用于实现多种高速接口（如XAUI、PCIE等）。
V6 系列的FPGA中，GTX工作带宽范围是600 Mb/s到6.6 Gb/s，支持收发双向，且收发双向独立。
GTX接收和发送方向均由PMA和PCS两部分组成，PCS 提供丰富的物理编码层特性，如8b/10b编码、时钟校准等功能；PMA部分为模拟电路，提供高性能的串行接口特性，如预加重、均衡等功能。
GTX同时还提供动态重配置接口，用于动态的修改GTX的配置。
2.GTX时钟与布局在VirTIx6 FPGA中，GTX是以Quad为单位组织的，每个Quad包含4个GTX和2对差分时钟输入。
当整个芯片多个GTX被使用时，需要合理的分布GTX与时钟输入。
从一个Quad输入的时钟往上只能给相邻的一个Quad提供参考时钟，往下也只能给相邻的一个Quad提供参考时钟输入，最多只能驱动三个Quad，当整个芯片多个GTX使用到同样的参考时钟输入时，合理的分布时钟输入可以节省需要的时钟数量，也可以为时钟的提供冗余设计。
因此，基本的原则是同一个物理接口的几个GTX放在一起，由同一个参考时钟作为时钟输入；不同物理接口的GTX如果在同一个参考时钟的驱动覆盖范围内，可以采用同一个参考时钟输入。
有条件的情况下，可以做时钟备。
- 63 -virtex-6 GTX 高速串行传输原理与仿真李 坤 朱 红（电子科技大学，四川 成都 611731）【摘 要】virtex-6 GTX 是xilinx 公司新近推出的一款具有通用性，易用性，低功耗，低成本特性的高速串行收发器。
在ISE 环境中对该模块进行了仿真，仿真结果证明了GTX 能够实现数据的高速串行传输。
【关键词】GTX；virtex-6；FPGA；串行传输 【中图分类号】TP391.9 【文献标识码】A 【文章编号】1008-1151(2010)10-0063-02在系统级互连设备中，高速串行I/O 技术迅速取代传统的并行I/O 技术正成为业界趋势，高速串行I/O 技术拥有比并行I/O 技术更高的性能，更少的引脚，更低的成本和更简化的设计。
随着大规模集成电路的发展，高速串行I/O 技术在军事，医疗，网络，视频，通信等领域有着广泛的应用，对电子行业的发展前景而言，对于电子行业发展前景而言，高速串行I/O 至关重要，下面是采用千兆位级高速串行I/O 技术的行业标准示例。
光纤通道PCI Express RapidIO 串行 串行ATA 1Gb 以太网10-Gb 以太网（xaui） CPRI（一）Virtex-6 GTX 收发器简介Virtex-6 FPGA GTX 收发器采用与业经验证的 Virtex-5 FPGA GTX 收发器相同的架构，同时在某些关键方面进行增强和增补。
GTX 收发器的数据传输速率为150Mbps-6.5Gbps，侧重于性能和易用性的提高，旨在满足严格的 CEI-6 抖动规范要求。
该收发器针对出色的信号完整性进行了优化，集成了判定反馈均衡器(DFE)，此外还支持线性 EQ 和发送器预加重。
GTX 收发器在时钟方面提供了极大的灵活性，能够支持发送器和接收器之间的独立数据速度。
GTX 集成了 64b/66b 和 64b/67b 变速箱，可简化高线速设计，从而在设计实施过程中减少成千上万个逻辑单元。
Virtex-6 FPGA GTX 收发器具有功耗低，效率高，且集成度高，通过软件可重配性强，如下所示的优点使其具有广泛的应用：1.CML（电流模式逻辑）串行驱动/具有可配置终端的缓冲器。
2.可编程的发送端预加/去重技术，接收端的均衡技术和线性反馈均衡（DFE）技术，能保持信号的完整性。
3.支持从750Mb/s 到 6.6Gb/s 的线速率。
且线速率在150Mb/s 到150Mb/s 时可以根据需要选择5倍过采样。
4.内部支持PCS 的多种特性：8b/10b 编解码，comma 对齐，信道绑定和时钟纠正。
（二）Virtex-6 GTX 收发器工作原理 图1为 Virtex-6 GTX 收发器发送和接收结构框图，由图可知，在发送端，来自FPGA 的并行数据在时钟的作用下，经过线路编码（可选）被写入发送串行器，再转换为差分传行串行数据发送出去。
在接收端，来自差分输入端的高速串行数据经过时钟数据恢复模块，可产生恢复时钟，转换后的并行数据经过不一致性检测，comma 码检测和排列后到达线路译码器（可选，与发送端一致），最后经过RX 弹性缓存器FPGA 逻辑。
图1 GTX 收发器结构框图由图1可知：GTX 收发器主要由以下几个模块组成 1.模拟前端在模拟前端GTX 主要采用了两种关键技术保证了GTX 高速串行通信的可靠运行，他们是预加重/去重技术和均衡技术预加重技术主要应用于发送器部分是在电平转变开始前有意过量驱动，预加重技术能够很好的解决码间干扰的问题。
GTX 收发器的预加重比例可以通过软件加以调节。
均衡技术主要在接收器部分使用，使用均衡技术能够补偿由频率不同引起的阻抗衰减差异。
2.串行器和解串器 串行器：将速率为y 的n 位宽的并行数据转换为速率为n x y 的串行数据解串器：将速率为n x y 的串行数据转换为速率为y 的n 位宽的并行数据3.Rx 接收对齐将接收到得数据对齐到合适的边界，可以使用不同的方法，从自动检测和对齐特殊的预留比特序列（通常称为comma 字符），到用户控制的比特调整线路编码器。
【收稿日期】2010-06-28【作者简介】李坤（1986－），男，四川南充人，电子科技大学在读生，研究方向为信号处理、智能天线技术、FPGA；朱红，女，电子科技大学副教授，研究方向为嵌入式、FPGA。
- 64 -4.线路编码机制将数据编码成适合不同线路的格式。
编码器通常会消除长的误转变位的序列，还可以平衡数据中的0，1的出现次数。
线路译码器：将线路中的编码数据分解成原始数据。
在GTX 收发器中采用了8B/10B 线路编码机制。
8B/10B 方式最初由IBM 公司于1983年发明并应用于ESCON，由于其良好的特性获得了广泛的应用。
将8B/10B 应用于线路编码能够保证DC 平衡和传输的数据串在接收端能被正确的复原。
同时使用8B/10B 有足够的切换提供给时钟恢复电路。
5.发送和接收FIFO 发送FIFO，在输入数据之前，暂时保存数据。
接收FIFO：在接收数据被提前之前，暂时保存数据。
在需要时钟修正的电路中，接收FIFO 是必须的。
（三）Virtex-6 GTX 收发器的仿真验证1.GTX IP 核生成采用xilinx 公司的核生成器能够很方便的生成所需要的GTX 模块。
所配置的参数选择完成之后点击generate 可生成相应的GTX IP 核。
2.串行接收验证串行口接收速率定义为：1Gbps。
通过解串器和10B/8B 译码器后数据宽度变为8位。
comma 码：k28.5。
参考时钟：100Mhz。
（1）仿真激励源设计 参考时钟：GTX0_RXUSRCLK2_IN _process :process beginGTX0_MGTREFCLKRX_IN<='0'; wait for 5 ns;GTX0_MGTREFCLKRX_IN<='1'; wait for 5 ns; end process;发射信号：gtx0_rxn_in, gtx0_rxp_in(循环发送如下所示序列，高位在前)（2）仿真结果由图2可知，设计的串行序列进入GTX 后经过，解串器，Rx 接收对齐，10B8B 线路解码后，gtx0_rx_data_out(7:0)能够正确收到所设计的序列。
图中，gtx0_rxn_in, gtx0_rxp_in 为差分输入串行输入端口，gtx0_rx_data_out(7:0)为并行输出数据。
gtx0_rxcommdet_out 和gtx0_rxchariscomma_out 为comma 码和K码检测输出端口。
图2 GTX 串行接收仿真结果3.并行发送验证并行发送端发送自定义的速率为100Mhz 宽度为8位的并行数据，通过GTX 的8B10B 编码后宽度变为10位，然后通过串行口发送出去，将串行接收端直接连接到串行发送端，进过并行化和10B8B 解码后，并接收端应能接受到相应的数据。
（1）仿真激励源设计 参考时钟：GTX0_RXUSRCLK2_IN _process :process beginGTX0_MGTREFCLKRX_IN<='0'; wait for 5 ns;GTX0_MGTREFCLKRX_IN<='1'; wait for 5 ns; end process;发射信号：GTX0_TXDATA_IN 循环发送序列：bc->01 ->02-> …->09 ->1c ->01 ->02… ->09其中bc 为comma 码（k28.5），1c 为k 码（k28.0） tb : PROCESS BEGINwait for 10 ns;GTX0_TXDATA_IN<=x"bc";GTX0_TXCHARISK_IN<='1'; wait for 10 ns;GTX0_TXDATA_IN<=x"01";GTX0_TXCHARISK_IN<='0'; ……………………. wait for 10 ns;GTX0_TXDATA_IN<=x"09";GTX0_TXCHARISK_IN<='0'; END PROCESS;（2）仿真结果由图3可知，发送端gtx0_txdata_in 首先发送 bc 作为comma 码，然后发送从1开始的依次递增序列到9 在发送一个开k 码 1c 再发送从1开始的依次递增序列到9。
一直循环发送下去。
接收端经过一定的延迟后，gtx0_rxdata_out 能正确的接收到来自发送端的数据，发送端和接收端数据一致。
由此验证了gtx仿真设计的正确性。
图3 GTX 并行发送仿真结果【参考文献】[1] Virtex-6 FGPA GTX Transceivers User Guide May 24,2010.[2] 田耘,徐文波.Xilinx FPGA 开发实用教程[M].清华大学出版社,2008.[3] 田耘,胡彬,徐文波.Xilinx ISE Design suite 10.x FPGA 开发指南[M].人民邮电出版社,2008.[4] 胡锦,彭成,谭明.基于RocketIO 的高速串行协议设计与实现[J].微计算机信息,2008(06).[5] 黄新栋,张涌.Virtex-5 GTP 在红外动态场景仿真中的应用[J].红外技术,2009(04).。
