数字电子技术基础简明教程第四章

数字电子技术基础第四章习题及参考答案第四章习题1．分析图4-1中所示的同步时序逻辑电路，要求：（1）写出驱动方程、输出方程、状态方程；（2）画出状态转换图，并说出电路功能。

CPY图4-12．由D触发器组成的时序逻辑电路如图4-2所示，在图中所示的CP脉冲及D作用下，画出Q0、Q1的波形。

设触发器的初始状态为Q0=0，Q1=0。

D图4-23．试分析图4-3所示同步时序逻辑电路，要求：写出驱动方程、状态方程，列出状态真值表，画出状态图。

CP图4-34．一同步时序逻辑电路如图4-4所示，设各触发器的起始状态均为0态。

（1）作出电路的状态转换表；（2）画出电路的状态图；（3）画出CP作用下Q0、Q1、Q2的波形图；（4）说明电路的逻辑功能。

图4-45．试画出如图4-5所示电路在CP波形作用下的输出波形Q1及Q0，并说明它的功能（假设初态Q0Q1=00）。

CPQ1Q0CP图4-56．分析如图4-6所示同步时序逻辑电路的功能，写出分析过程。

Y图4-67．分析图4-7所示电路的逻辑功能。

（1）写出驱动方程、状态方程；（2）作出状态转移表、状态转移图；（3）指出电路的逻辑功能，并说明能否自启动；（4）画出在时钟作用下的各触发器输出波形。

CP图4-78．时序逻辑电路分析。

电路如图4-8所示：（1）列出方程式、状态表；（2）画出状态图、时序图。

并说明电路的功能。

1C图4-89．试分析图4-9下面时序逻辑电路：（1）写出该电路的驱动方程，状态方程和输出方程；（2）画出Q1Q0的状态转换图；（3）根据状态图分析其功能；1B图4-910.分析如图4-10所示同步时序逻辑电路，具体要求：写出它的激励方程组、状态方程组和输出方程，画出状态图并描述功能。

1Z图4-1011．已知某同步时序逻辑电路如图4-11所示，试：（1）分析电路的状态转移图，并要求给出详细分析过程。

（2）电路逻辑功能是什么，能否自启动？（3）若计数脉冲f CP频率等于700Hz，从Q2端输出时的脉冲频率是多少?CP图4-1112．分析图4-12所示同步时序逻辑电路，写出它的激励方程组、状态方程组，并画出状态转换图。

习题44－1 分析图P4－1所示得各组合电路,写出输出函数表达式,列出真值表,说明电路得逻辑功能。

解:图(a):;;真值表如下表所示:其功能为一位比较器。

A>B时,;A=B时,;A<B时,图(b):真值表如下表所示:功能:一位半加器,为本位与,为进位。

图(c):真值表如下表所示:功能:一位全加器,为本位与,为本位向高位得进位。

图(d):;;功能:为一位比较器,A<B时,＝1;A=B时,＝1;A>B时,＝14－2 分析图P4－2所示得组合电路,写出输出函数表达式,列出真值表,指出该电路完成得逻辑功能。

解:该电路得输出逻辑函数表达式为:因此该电路就是一个四选一数据选择器,其真值表如下表所示:,当M＝1时,完成4为二进制码至格雷码得转换;当M＝0时,完成4为格雷码至二进制得转换。

试分别写出,,,得逻辑函数得表达式,并列出真值表,说明该电路得工作原理。

解:该电路得输入为,输出为。

真值表如下:由此可得:完成二进制至格雷码得转换。

完成格雷码至二进制得转换。

4－4 图P4－4就是一个多功能逻辑运算电路,图中,,,为控制输入端。

试列表说明电路在,,,得各种取值组合下F与A,B得逻辑关系。

解:,功能如下表所示,两个变量有四个最小项,最多可构造种不同得组合,因此该电路就是一个能产生十六种函数得多功能逻辑运算器电路。

4－5 已知某组合电路得输出波形如图P4－5所示,试用最少得或非门实现之。

解:电路图如下:4－6 用逻辑门设计一个受光,声与触摸控制得电灯开关逻辑电路,分别用A,B,C表示光,声与触摸信号,用F表示电灯。

灯亮得条件就是:无论有无光,声信号,只要有人触摸开关,灯就亮;当无人触摸开关时,只有当无关,有声音时灯才亮。

试列出真值表,写出输出函数表达式,并画出最简逻辑电路图。

解:根据题意,列出真值表如下:由真值表可以作出卡诺图,如下图:C AB 00 10 11 100 1由卡诺图得到它得逻辑表达式为: 由此得到逻辑电路为:4－7 用逻辑门设计一个多输出逻辑电路,输入为8421BCD 码,输出为3个检测信号。

习题44－1 分析图P4－1所示的各组合电路，写出输出函数表达式，列出真值表，说明电路的逻辑功能。

解：图（a ）：1F AB =；2F A B =e ；3F AB = 真值表如下表所示： A B 1F2F3F0 0 0 1 0 0 1 0 0 1 1 0 1 0 0 111其功能为一位比较器。

A>B 时，11F =；A=B 时，21F =；A<B 时，31F = 图（b ）：12F AB AB F AB =+=； 真值表如下表所示： A B 1F2F功能：一位半加器，1F 为本位和，2F 为进位。

图（c ）：1(0,3,5,6)(1,2,4,7)F M m ==∑∏2(0,1,2,4)(3,5,6,7)F M m ==∑∏真值表如下表所示：功能：一位全加器，1F 为本位和，2F 为本位向高位的进位。

图（d ）：1F AB =；2F A B =e ；3F AB =功能：为一位比较器，A<B 时，1F ＝1；A=B 时，2F ＝1；A>B 时，3F ＝14－2 分析图P4－2所示的组合电路，写出输出函数表达式，列出真值表，指出该电路完成的逻辑功能。

解：该电路的输出逻辑函数表达式为：100101102103F A A x A A x A A x A A x =+++因此该电路是一个四选一数据选择器，其真值表如下表所示：1A0AF0 0 0x 0 1 1x1 0 2x 1 13x4－3 图P4－3是一个受M 控制的代码转换电路，当M ＝1时，完成4为二进制码至格雷码的转换；当M ＝0时，完成4为格雷码至二进制的转换。

试分别写出0Y ,1Y ,2Y ,3Y 的逻辑函数的表达式，并列出真值表，说明该电路的工作原理。

解：该电路的输入为3x 2x 1x 0x ，输出为3Y 2Y 1Y 0Y 。

真值表如下：3x2x1x0x3Y2Y1Y0YM=10 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 01 1 0 0 1 0 0 M=0 1 0 0 0 1 1 1 1 1 0 0 1 1 1 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 1 0 1 11111 0 1 1 0 0 1 1 1 1 0 1 0 1 1 111111由此可得：1M =当时，33232121010Y x Y x x Y x x Y x x =⎧⎪=⊕⎪⎨=⊕⎪⎪=⊕⎩ 完成二进制至格雷码的转换。

习题44－1 分析图P4－1所示得各组合电路,写出输出函数表达式,列出真值表,说明电路得逻辑功能。

解:图(a):;;真值表如下表所示:A B0 0 0 1 00 1 0 0 11 0 1 0 01 1 0 1 0其功能为一位比较器。

A>B时,;A=B时,;A<B时,图(b):真值表如下表所示:A B0 0 0 00 1 1 0功能:一位半加器,为本位与,为进位。

图(c):真值表如下表所示:功能:一位全加器,为本位与,为本位向高位得进位。

图(d):;;功能:为一位比较器,A<B时,＝1;A=B时,＝1;A>B时,＝14－2 分析图P4－2所示得组合电路,写出输出函数表达式,列出真值表,指出该电路完成得逻辑功能。

解:该电路得输出逻辑函数表达式为:因此该电路就是一个四选一数据选择器,其真值表如下表所示:0 00 11 01 14－3 图P4－3就是一个受M控制得代码转换电路,当M＝1时,完成4为二进制码至格雷码得转换;当M＝0时,完成4为格雷码至二进制得转换。

试分别写出,,,得逻辑函数得表达式,并列出真值表,说明该电路得工作原理。

解:该电路得输入为,输出为。

真值表如下:M=1 0 0 0 0 0 0 0 00 0 0 1 0 0 0 10 0 1 0 0 0 1 10 0 1 1 0 0 1 00 1 0 0 0 1 1 00 1 0 1 0 1 1 10 1 1 0 0 1 0 10 1 1 0 0 1 0 0 M=0 1 0 0 0 1 1 1 11 0 0 1 1 1 1 01 0 1 0 1 1 0 01 0 1 1 1 1 0 11 1 0 0 1 0 0 01 1 0 1 1 0 0 11 1 1 0 1 0 1 11 1 1 1 1 0 1 0由此可得:完成二进制至格雷码得转换。

完成格雷码至二进制得转换。

4－4 图P4－4就是一个多功能逻辑运算电路,图中,,,为控制输入端。

数字电子技术基础教材第四章答案习题44—1分析图P4—1所示的各组合电路，写出输出函数表达式，列出真值表，说明电路的逻辑功真值表如下表所示:其功能为一位比较器。

A>B时，F i i ；A=B时，F2 1 ；A<B 时，F3 1 图（b） : F, AB AB; F2 AB 真值表如下表所示：功能：一位半加器，F,为本位和，图(C): F, M (0,3,5,6)m(1,2,4,7)F2为进位。

F2M(0,1,2,4) m(3,5,6,7)真值表如下表所示:位的进位。

图（d） : F i AB ；F2 AeB ；F3 AB功能：为一位比较器，A<B时，F i = 1 ；A=B时，F2 = 1 ；A>B 时，F3 = 14—2分析图P4 —2所示的组合电路，写出输出函数表达式，列出真值表，指出该电路完成的逻辑功能。

^1 理0解：该电路的输出逻辑函数表达式为:A )A J X。

AA)X I AA Q X ?A 1A 0X 3如下表所示:AA 0F0 0 X O0 1 X 1 1 0 X 2 11X 30 12 3 X XX X因此该电路是一个四选一数据选择器， 其真值表4-3图P4—3是一个受M控制的代码转换电路，当M = 1时，完成4为二进制码至格雷码的转换；当M = 0时，完成4为格雷码至二进制的转换。

试分别写出Y°,Y,Y2,Y3的逻辑函数的表达式，并列出真值表，说明该电路的工作原理。

表如下:0 1 0 0 0 1 1 00 1 0 1 0 1 1 10 1 1 0 0 1 0 10 1 1 0 0 1 0 0 M=0 1 0 0 0 1 1 1 11 0 0 1 1 1 1 01 0 1 0 1 1 0 01 0 1 1 1 1 0 11 1 0 0 1 0 0 01 1 0 1 1 0 0 11 1 1 0 1 0 1 11 1 1 1 1 0 1 0丫3 30时,X3X3X3X3X2X2X2X i 丫2X i X o £Y完成格雷码至二进制的转换4— 4图P4— 4是一个多功能逻辑运算电路，图 中S 3,S 2, S i, S o为控制输入端。

数字电子技术基础简明教程课件第4章_触发器第4章触发器概述4.1基本触发器4.1.1用与非门组成的基本触发器4.1.2用或非门组成的基本触发器4.1.3集成基本触发器4.2同步触发器1、时钟电平控制，无约束问题在CP=1期间，若D=1，则Qn+1=1；若D=0，则Qn+1=0，即根据输入信号D取值不同，触发器既可以置1，也可以置0。

由于电路是在同步RS触发器基础上经过改进得到的，所以约束问题不存在。

2、CP=1时跟随，下降沿到来时才锁存 CP=1期间，输出端随输入端的变化而变化；只有当CP脉冲下降沿到来时才锁存，锁存的内容是CP下降沿瞬间D的值。

集成同步D 触发器引脚图4.3.1边沿D触发器一、电路组成及工作原理二、集成边沿D触发器1、D的逻辑表达式二、集成边沿JK触发器三、边沿JK 触发器的主要特点1、CP边沿（上升沿或下降沿）触发在CP脉冲上升沿（或下降沿）时刻，触发器按照特性方程的规定转换状态，其他时间里，J、K不起作用。

2、抗干扰能力强因为只在触发沿甚短的时间内触发，其他时间输入信号对触发器不起作用，保证信号的可靠接收。

3、功能齐全，使用灵活方便具有置1、置0、保持、翻转四种功能。

二、主要特点三、集成同步D触发器 1.TTL：74LS375CPDQG1QG3R&&SG2G41>1>1G5RS+VCC74LS3751D0 1LE1D12D02LE2D11Q01Q01Q11Q12Q02Q02Q12Q1147912152 36510111413Q1Q1Q2Q2Q3Q3Q4Q4––––D1CP1、2D2D3CP3、4D48162.CMOS：CC4042CDG1QG3G2G41TGQTG111CG5G6CP11=1POL0CPCPCP CP1CPCPCP=1?保持CP=0?DCP=1?DCP=0?保持POL＝1时，CP＝1有效，锁存的内容是CP下降沿时刻D的值；POL＝0时，CP＝0有效，锁存的内容是CP上升沿时刻D的值。

《数字电子技术》教案第4章触发器（a）电路结构（b）逻辑符号图4-1 与非门组成的基本RS触发器（1）当1Q=，0Q=时，称为触发器的1状态。

（2）当0Q=，1Q=时，称为触发器的0状态。

4.2.2基本RS触发器的逻辑功能如表4-1所示为基本RS触发器的特性表（逻辑功能表），其中新的稳定状态1n Q+不仅与输入信号有关，而且与触发器接收输入信号前的原状态n Q有关。

表4-1 “与非门”组成的基本RS触发器特性表R S现态n Q次态1n Q+说明0 001××状态不定，不允许0 1010置01 00111置11 10101保持原状态在基本RS触发器中，输入信号直接加在输出门上，所以输入信号在全部作用时间里（即S或R为0的全部时间），都能直接改变输出门Q或Q的状态。

（1）当0R =，1S =时，输出0Q =，R 端称为直接复位端。

（2）当0S =，1R =时，输出1Q =，S 端称为直接置位端。

4.3同步触发器4.3.1同步 R S 触发器只有在CP 端上出现时钟脉冲时，触发器的状态才能变化，此时触发器状态的改变与时钟脉冲同步，所以又称这类触发器为同步触发器。

如图4-2所示为同步RS 触发器的电路结构及逻辑符号图。

（a ）电路结构 （b ）逻辑符号图4-2 同步RS 触发器 与基本RS 触发器相比，同步RS 触发器增加了时钟控制端口，以实现对触发器状态转换的时间控制。

由图4-2（a ）可知，该电路由两个部分组成，一个是由与非门1G ，2G 组成的基本触发器；另一个是在基本触发器的基础上多加两个与非门3G ，4G 组成的输入控制电路。

其中，3G ，4G 是由时钟脉冲CP 控制的，具有时钟脉冲控制的触发器又称为时钟触发器。

图4-2（a ）所示的时钟脉冲为高电平有效，即触发器在CP 1=期间接收输入信号，在CP 0=时状态保持不变。

1．同步RS 触发器的逻辑功能（1）当CP 0=时，3G 和4G 被封锁，不管R 端和S 端的信号如何变化，输出都为1，触发器保持原状态不变，即1n n Q Q +=。