基于正交循环码的M-ary扩频解扩新算法及FPGA实现

收稿日期:2010 10 18 收修改稿日期:2010 12 09第32卷第1期遥 测 遥 控Vo.l 32, .12011年1月Journal of Te le m etry ,Tracking and Comm and Januar y 2011基于正交循环码的M ary 扩频解扩新算法及FPGA 实现文霄杰, 张彦仲, 邵定蓉, 李署坚, 宋伟宁(北京航空航天大学电子信息工程学院 北京 100191)摘 要:针对基于正交循环码M ary 扩频解扩算法消耗硬件资源较多的问题,提出一种以折叠匹配滤波器为基础的算法及FPGA 实现方案。

选择合适的计算时钟,算法使用6个加法器和4个乘法器即可实现非相干解扩,比传统相关解扩算法节省资源,两者消耗资源之比随进制数M 的增加而降低。

实验结果证明了算法的正确性和有效性。

关键词:M ary 正交扩频; 解扩; 折叠匹配滤波器; FPGA 中图分类号:TN914.4文献标识码:A文章编号:CN 11 1780(2011)01 0052 05前 言M ar y 扩频通信系统可解决直扩通信中带宽有限情况下扩频增益与信息传输速率的矛盾,在军事和民用领域得到了广泛应用[1,2],例如民用的IS 95系统,军用的J T I DS 皆采用了该项技术。

解扩算法是Mary 扩频系统正常工作的关键技术之一[3,4]。

随着软件无线电的发展,FPGA 技术以其丰富的逻辑资源与可重构性得到广泛应用。

研究适用于FPGA 的解扩算法具有重要意义。

M ar y 扩频通信的解扩通常采用多路相关累加[4,5]或者FFT [2,6]的办法。

前者结构简单,所需相关器个数正比于进制数M;随着M 增加,消耗资源直线上升。

后者利用频域相乘得到时域相关值,所耗资源取决于伪码长度,与M 无关,但硬件实现结构复杂,实时性较差。

本文利用正交循环码的特性,提出一种基于折叠匹配滤波器的算法,用两组匹配滤波器进行乒乓操作,实现解调数据的连续实时输出。

1 系统模型1.1 发射模型基于正交循环码的M ary 扩频系统的发射结构如图1所示,其中扩频码集合PN 采用正交循环码实现。

串行数据先经过串并变换器,转换成k 比特的并行数据,共有M =2k个状态,即M 个码元,组成集合D ={D i |i =0,1, ,M -1},用M 条长为N (N M )的扩频码来对应传输。

图1 M ar y 正交扩频原理图挑选一条长度为N 、自相关性好的伪随机序列PN 0作为原型扩频码,选择其M 个循环右移相位序列构成集合PN ={PN i |i =0,1, ,M -1},D 中元素和PN 中的元素一一对应:D i PN i 。

码元D i 对应的扩频码PN i 可以表示为:PN i (t)=N -1n =0PNi,n g c (t-nT c )(1)其中,PN i ,n { 1}为扩频码P N i (t)的第n 个码片,T c 为码片宽度,g c (t)为门函数,定义如下:g c (t)=1,0<t T c 0,其它(2)一个信息码元符号周期内发射信号为:s(t)=2PP N i (t)co s (w t),0 t <NT c (3)式(3)中,P 为信号功率,w 为载波频率。

图2 基于相关器的理想接收机解扩原理图1.2 传统解扩算法及消耗资源分析假定M 个码元等概率传输,在高斯信道中,最佳接收机为M 个相关器或等效的匹配滤波器[7]。

基于相关器的理想接收机解扩原理图,如图2所示。

接收信号r(t)可表示为:r (t)=s(t)+n (t)(4)其中,n (t)是均值为0、双边功率谱密度为N 02的带限加性高斯噪声。

对r (t)进行采样,设采样速率为扩频码速率f c ,得到r(n ),通过数字下变频和低通滤波器,得到 路信号:x I (n )=PPN i (n)co s +n I (n )(5)同理,Q 路信号为:x Q (n )=PP N i (n )sin +n Q (n)(6)其中 为本地载波与实际载波间的相差,n I (n )和n Q (n )是I/Q 两路经过低通滤波后的等效噪声。

将式(5)和式(6)联合写成复信号形式:x ~(n )=x I (n )+jx Q (n )(7)当接收端和发射端的PN 码已经完全同步,解扩需要x ~(n)与M 路扩频码相关,然后取模平方,得到M 路非相干相关值Z i ,i =0,1, ,M -1,取最大值,解调出数据。

其中Z i 可以表示为:Z i =N-1n =0x I(n )PNi,n2+N -1n =0xQ(n)PN i ,n 2,i =0,1, ,M -1(8)可以看出,相关累加器解扩消耗的资源为3M 个加法器和2M 个乘法器,其中乘法器资源在FPGA 中尤其稀缺,当M 较大时,将耗费大量的资源。

而FFT 算法利用频域相乘来得到相关值,其计算过程可用下式表示[8]:Z FFT =IFFT (FFT (x ~(n)) (FFT (PN 0))*)2,n =0,1, ,N -1(9)通过式(9)计算出的Z FFT 共有N 个循环相关值,从中取出正交循环码{PN i |i =0,1, ,M -1}对应的M 个右移相位位置的相关值,结果同式(8)。

FFT 算法解扩计算量独立于进制数M,与扩频码长度N 有关,硬件实现结构复杂,实时性较差。

2 新算法及消耗资源分析为了降低硬件消耗资源,本文提出一种基于折叠匹配滤波器的解扩方案,原理如图3所示。

其主要构成为4个折叠匹配滤波器、4个乘法器和两个加法器,其中折叠匹配滤波器利用循环码的特性设计,冲击响应如下:h(n )=PN E (2N -1-n ),n =0,1, ,2N -1(10)53 第32卷第1期文霄杰等,基于正交循环码的M ary 扩频解扩新算法及FP GA 实现其中,PN E =[PN 0,PN 0],即两个周期的扩频码。

图3 基于折叠匹配滤波器的接收机解扩原理图折叠匹配滤波器是常系数的FI R 滤波器,在FPGA 中实现时为节约资源,采用倒置型结构实现。

记滤波器输入为x (n),输出y (n ),根据式(10)有[9]:y (n)=N -1i=0x (n -i)h(i)(11)=( ((( H -1i=0x (n -i)h (i))+2H -1i=Hx (n -i)h (i))+3H -1i=2Hx (n -i)h (i))+ )+N -1i=(h-1)Hx (n -i)h (i)式(11)中,N =hH =2N,h为折叠次数。

图4 折叠匹配滤波器结构图设输入数据时钟为f c ,滤波器计算时钟为hf c 。

取折叠次数h =2N 时,设计工作时钟为2Nf c ,匹配滤波器可由一个加法器、延时单元和RAM 实现。

折叠匹配滤波器结构如图4所示。

延时单元可用FPGA 中的SLR16、FI FO 或RAM 完成,这些资源在FPGA 中非常丰富,设计时基本不受约束。

联合图3和图4可看出,相比传统的相关累加解扩算法,新算法总共需要6个加法器,乘法器的个数也由原来的2M 降为4个。

新算法解扩的工作原理如下文所述。

每两个匹配滤波器和乘法器为一组,图3中两个开关每隔NT c 同步切换一次。

当输入开关接通第一组滤波器时,输出开关则与第二组滤波器相连;反之皆切换到另一滤波器组。

输入信号可以表示为:x I 1(n)=x I (n ),l N -N n <l N -1,l 为奇数0,l N -N n <l N -1,l 为偶数(12)x Q1(n)=x Q (n ),l N -N n <l N -1,l 为奇数0,l N -N n <l N -1,l 为偶数(13)x I 2(n)=x I (n ),l N -N n <l N -1,l 为偶数0,l N -N n <l N -1,l 为奇数(14)x Q2(n)=x Q (n ),l N -N n <l N -1,l 为偶数0,l N -N n <l N -1,l 为奇数(15)输出计算如下:y 1(n )=(x I1(n)*h (n))2+(x Q1(n)*h(n ))2(16)y 2(n )=(x I2(n)*h (n))2+(x Q2(n)*h(n ))2(17)54 遥 测 遥 控2011年1月其中*为卷积运算符号。

以NT c 为一个计算周期,偶数周期的y 1(n)和奇数周期的y 2(n)组合输出循环相关值Z FMF (l),即:Z F MF (l)=y 1(n),l N -N n <l N -1,l 为偶数y 2(n),l N -N n <l N -1,l 为奇数(18)同FFT 算法一样,每个扩频码周期有N个循环相关值,取对应M 个位置的值,然后选出最大值,根据位置映射出数据。

3 实验结果与分析实验环境由FPGA 硬件平台与其软件开发环境ISE7.1组成,使用X ili n x 公司的xc4vlx40芯片,硬件开发语言为VHDL 。

利用M atlab 产生基于正交循环码的M ary 扩频数据,存入FPGA 的RAM 中,实验时用时钟读出送入基于折叠匹配滤波器的解扩接收机,经过平方相加模块后,在开关控制下送入择大判决模块,得出峰值位置,映射得出数据。

图5 在线逻辑分析仪采集数据波形设置系统码速率f c =1M ch ip /s ,扩频码长为32,采用M =32进制调制,每5个比特数据串并转换成一个码元符号,速率为31.25Ksy m bo l/s ,比特速率为156.25Kbit/s 。

码元00000~11111分别对应原型扩频码PN 0循环右移0~31个相位。

用M atlab 产生周期的信息码元为00000~11111的M ary 扩频信号,数据采样位数为12。

折叠匹配滤波器工作时钟为64MH z ,即h =64,H =1,由图4可知,此时滤波器只需要一个加法器。

利用I SE 的在线逻辑分析仪Ch i p scope 采集两路匹配滤波器的非相干输出y 1和y 2以及数据解调结果d ,如图5所示,其中采样时钟为1MH z 。

同时将d 存入文件,用M atlab 读出并与调制数据对比,结果正确无误。

在上述平台上同时实现相关累加算法、FFT 算法和新算法,从xst 报告得出所耗的主要资源如表1所示。

其中,DSP48s 为xc4v l x 40中的乘法器资源,加法器主要耗用S lices(芯片中每一个S lice 由2个S lice F lip F l o ps 和2个4Input L UTS 组成,具体设计时两者的占用比例不同)资源。

以上三种算法均实现数据的连续解调输出,FFT 调用I SE 中的流水型I P 核。