关于硬件描述语言【VHDL和Verilog】
随着EDA技术的发展，使用硬件语言设计PLD/FPGA成为一种趋势。目前最主要的硬件描述语言是VHDL和Verilog HDL。
究竟选择VHDL还是verilog HDL？
这是一个初学者最常见的问题。其实两种语言的差别并不大，他们的描述能力也是类似的。掌握其中一种语言以后，可以通过短期的学习，较快的学会另一种语言。选择何种语言主要还是看人的使用习惯。如果您是集成电路(ASIC)设计人员，则必须首先掌握verilog，因为在IC设计领域，90％以上的公司都是采用verilog进行IC设计。对于PLD/FPGA设计者而言，两种语言可以自由选择。
学习HDL的几点重要提示
1.了解HDL的可综合性问题：
HDL有两种用途：系统仿真和硬件实现。如果程序只用于仿真，那么几乎所有的语法和编程方法都可以使用。但如果我们的程序是用于硬件实现（例如：用于FPGA设计），那么我们就必须保证程序“可综合”（即程序的功能可以用硬件电路实现）。不可综合的HDL语句在软件综合时将被忽略或者报错。应当牢记一点：“所有的HDL描述都可以用于仿真，但不是所有的HDL描述都能用硬件实现。”
2. 用硬件电路设计思想来编写HDL：
学好HDL的关键是充分理解HDL语句和硬件电路的关系。编写HDL，就是在描述一个电路，写完一段程序以后，应当对生成的电路有一些大体上的了解， 而不能用纯软件的设计思路来编写硬件描述语言。要做到这一点，需要多实践，多思考，多总结。
3.语法掌握贵在精，不在多：
30%的基本HDL语句就可以完成95%以上的电路设计，很多生僻的语句并不能被所有的综合软件所支持，在程序移植或者更换软件平台时，容易产生兼容性问题，也不利于其他人阅读和修改。建议多用心钻研常用语句，理解这些语句的硬件含义，这比多掌握几个新语法要有用的多。
HDL开发流程
用VHDL/VerilogHD语言开发PLD/FPGA的完整流程为：
堕 ＝塑 ＣＮ１２—１３５２／Ｎ 实 验 室 科 学 ＬＡＢＯＲＡＴ０ＲＹ ＳＣＩＥＮＣＥ 第１４卷第５期２０１１年１Ｏ月 Ｖ０Ｉ＿１４ Ｎｏ．５ ０ｃｔ．２０ｌ１
ＶＨＤＬ硬件描述语言在数字电路设计中的应用
李要球，卢璐
（淮海工学院电子工程学院，江苏连云港２２２００５）
摘要：随着数字电子技术的发展，传统的数字电路设计方法已不能满足现代数字集成电路系统设计要求，
借助硬件描述语言完成硬件设计成为电子设计的趋势。通过介绍ＶＨＤＬ硬件描述语言的基本结构、基本特点
和设计流程，以全加器为例说明用ＶＨＤＬ语言设计数字逻辑电路的方法，并给出了仿真结果。结果表明，
ＶＨＤＬ对数字电路的硬件描述能力强，在设计上非常有效，是数字电路教学中全新的理论联系实际的方法和
培养学生实际动手能力的有效工具。
关键词：ＶＨＤＬ；数字电路；电子技术
中图分类号：ＴＰ３９１ 文献标识码：Ａ ｄｏｉ：１０．３９６９／ｊ．ｉｓｓｎ．１６７２—４３０５．２０１１．０５．０３０
Ａｐｐｌｉｃａｔｉｏｎ ｏｆ ＶＨＤＬ ｉｎ ｄｉｇｉｔａｌ ｃｉｒｃｕｉｔ ｄｅｓｉｇｎａｔｉｏｎ
ＬＩ Ｙａｏ－ｑｉｕ．ＬＵ Ｌｕ
（Ｓｃｈｏｏｌ ｏｆ Ｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｉｎｇ，Ｈｕａｉｈａｉ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｔｅｃｈｎｏｌｏｇｙ，Ｌｉａｎｙｕｎｇａｎｇ ２２２００５，Ｃｈｉｎａ）
Ａｂｓｔｒａｃｔ：Ｗｉｔｈ ｔｈｅ ｄｅｖｅｌｏｐｍｅｎｔ ｏｆ ｄｉｇｉｔａｌ ｅｌｅｃｔｒｏｎｉｃ ｔｅｃｈｎｏｌｏｇｙ，ｔｈｅ ｔｒａｄｉｔｉｏｎａｌ ｄｅｓｉｇｎ ｍｅｔｈｏｄｓ ｏｆ ｄｉｇ—
ｉｔａｌ ｃｉｒｃｕｉｔ ｃａｎ ｔ ｍｅｅｔ ｔｈｅ ｎｅｅｄｓ ｏｆ ｔｈｅ ｄｉｇｉｔａｌ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ．Ｉｔ ｈａｓ ｂｅｅｎ ａ ｄｅｖｅｌｏｐｉｎｇ ｔｒｅｎｄ ｔｏ ａｃ－
ｃｏｍｐｌｉｓｈ ｔｈｅ ｄｅｓｉｇｎ ｏｆ ｈａｒｄｗａｒｅ ｃｉｒｃｕｉｔ ｂｙ ＶＨＤＬ．Ａ ｂｒｉｅｆ ｉｎｔｒｏｄｕｃｔｉｏｎ ｏｆ ｔｈｅ ｂａｓｉｃ ｓｔｒｕｃｔｕｒｅ，ｆｅａｔｕｒｅｓ
VHDL介绍
VHDL是⼀种硬件描述语⾔，它可以对电⼦电路和系统的⾏为进⾏描述。
制定了ieee.1164库。
使⽤VHDL语⾔描述的电路，可以进⾏综合和仿真。VHDL代码3个基本组成部分：库（library）声明、实体（entity）和构造体（architecture）。
库（library）声明：列出了当前设计中需要⽤到的所有⽂件，如ieee，std，work等。
实体（entity）：定义了电路的输⼊和输出引脚。
构造体（architecture）：所包含的代码描述了电路要实验的功能。1、库声明
库（library）的建⽴和使⽤有利于设计重⽤和代码共享，同时可以使代码结构更加清晰。2、库的种类
在VHDL设计中有3个常⽤的库：ieee库，std库和work库。
在ieee库中有⼀个ieee正式认可的标准std_logic_1164.all。ieee库包含了许多包集。
⽐如：std_logic_1164:定义了std_logic(8值)和std_ulogic(9值)多值逻辑系统。
std_logic_arith:定义了signal（有符号）和unsigned（⽆符号）数据类型和相关算术运算和⽐较运算操作。它包含
许多数据类型转换函数，这种函数可以实现数据类型的转换。
常⽤的数据类型转换函数包括conv_integer(p),conv_unsigned(p,b),conv_signed(p,b)和conv_std_logic_vector(p,b).std_logic_signed:内部包含⼀些函数，这些函数可以使std_LOGIC_vector类型的数据像signed类型的数据⼀样进⾏
运算操作。std_logic_unsigned:内部包含⼀些函数，这些函数可以使std_logic_vector类型的数据类型像unsigned类型的数据⼀样操作。
std库
std库是VHDL设计环境的标准资源库，包括数据类型和输⼊/输出⽂本等内容。std库中存放有包集standard和textio。
vhdl是什么意思
vhdl是什幺意思
VHDL 语言的英文全名是 Very High Speed Integrated Circuit Hardware
DescripTIon Language ，即超高速集成电路硬件描述语言。 HDL 发展的技
术源头是：在 HDL 形成发展之前，已有了许多程序设计语言，如汇编、 C 、 Pascal 、 Fortran 、 Prolog 等。这些语言运行在不同硬件平台和不同
的操作环境中，它们适合于描述过程和算法，不适合作硬件描述。 CAD 的
出现，使人们可以利用计算机进行建筑、服装等行业的辅助设计，电子辅助
设计也同步发展起来。在从 CAD 工具到 EDA 工具的进化过程中，电子设
计工具的人机界面能力越来越高。在利用 EDA 工具进行电子设计时，逻辑
图、分立电子原件作为整个越来越复杂的电子系统的设计已不适应。任何一
种 EDA 工具，都需要一种硬件描述语言来作为 EDA 工具的工作语言。这
些众多的 EDA 工具软件开发者，各自推出了自己的HDL 语言。 HDL发展的社会根源是：美国国防部电子系统项目有众多的承包公司，由
于各公司技术路线不一致，许多产品不兼容，他们使用各自的设计语言，使
得甲公司的设计不能被乙公司重复利用，造成了信息交换困难和维护困难。
美国政府为了降低开发费用，避免重复设计，国防部为他们的超高速集成电
路提供了一种硬件描述语言，以期望 VHDL 功能强大、严格、可读性好。
政府要求各公司的合同都用它来描述，以避免产生歧义。 由政府牵头， VHDL 工作小组于 1981 年 6 月成立，提出了一个满足电
子设计各种要求的能够作为工业标准的 HDL 。 1983 年第 3 季度，由 IBM 公司、 TI 公司、 Intermetrics
