如何设计电磁兼容的电路板

第一章如何設計符合電磁相容要求的印刷電板簡介EMC鴻 友 科 技安規磁檢部紹崧 Gary Lu #4223R.E C.E R.S C.S EMI EMS★Radiated :此種能的電磁場經由媒介面傳輸.RF能是一般在自由空間內傳播. ☆Conducted :此種能的電磁場經由導体媒介而傳播的.一般是經由電線或內部 接電纜. ★R.S :模擬射射頻電磁場對電子產品所造成的干擾. :模擬傳導性射頻電磁場對電子產品所造成的干擾. ☆C.S ★ESD :模擬靜電干擾對電子產品所造成的干擾. :模擬擊突波對電子產品所造成的干擾. ☆SURGE ★EFT :模擬電器快速暫態/叢訊對電子產品所造成的干擾. :模擬電源頻磁場對電子產品所造成的干擾. ☆PFMF ★DIP :模擬電源電壓瞬間下或中斷頻對電子產品所造成的干擾. ☆HARMONIC:測電子產品對電源所造成電諧波的干擾值. (conducted測電壓諧波,HARMONIC測電諧波.) 壓制 :經由設計以在源頭端低或消除RF能,以使其用依賴如屬機殼等方法. 封閉、包圍:防止RF能逸出一個封閉物體 ,一般是用屬屏蔽或是用塑膠外殼加導電漆, 將RF能封閉在機殼面.EMI組成有以下三個要素Noise sourceCoupling pathReceiver在EMI組成的要素當中.主要以Noise source為最重要.因為如果沒有noise source的 產生的話就需要有Coupling path傳播徑.相對的也就需要有Receiver接收. 但是如果沒有其中任何一個徑的話,也就構成EMI. 在修改的時候我們可以控制noise source釋放出的能,以達到EMI法規的規範.第二章使用Microstrip或stripline的方式壓制PCB層面的射頻射構成一個系統. Microstrip:指PCB的外層Trace,經一介電質鄰接一整片平片(solid plane).這種方式 主要提供PCB上的RF壓制.★缺點是PCB外部信號層會射RF能進入環境.除非在 此層上下加入屬屏障.Layer 的堆疊分配Layer＃ 2 Layers 1 S1 2 S2 3 4 5 6 7 8 9 10 Comments 低速設計4 Layers (2 routing) 6 Layers (4 routing) 6 Layers (4 routing)S1 S1 S1 S1 S1 S1 S1 S2 S2 S2 S2 S2 S2S2 S3 S3 S4 S4 S3 S3 S4 S3 S3 S4 S5 S6 S4 S5 S6保持高信號阻抗及低電源阻抗 低速設計。

差的電源，高信號阻抗 critical信號放在S2 低速信號放在S2-S3。

高速信號放在S2-S3。

較差之電源阻 抗 最佳之EMC 最佳之EMC。

S4對電源雜訊容忍 高Stripline:介於個solid planes(Voltage 或 Ground)之間,.平面間會有電容性耦 合,導致低高速信號的邊緣速(edge rate),主要效應再對內部trace的RF能的完 整屏障對射頻射也有較佳的抑制能.6 Layers (3 routing) 8 Layers (6 routing) 8 Layers (4 routing) 10 Layers (6 routing)S= Signal routing layer信號佈線層 P= Power G= Ground1八層板1 COMP SIDE 2 GROUND 3 Signal 1 4 GROUND 5 POWER 6 Signal 2 7 GROUND 電源及接地面間極佳的磁通抵銷 極好的佈線層(X方向) X-Y Paired Trace 極好的佈線層(X方向) X-Y Paired Trace 極好的佈線層(Y方向)20-H Rule由於磁通的接,RF電存在於Power plane的邊緣.此種層間耦合作用稱為fringing 通常僅於高速PCB.要減低此效應,所有電源平面應該比相鄰的地平面小(20-H Rule) 使用20-H會提高PCB的本質自諧振頻.電源分布界效應發生在10-H左右.20-H代表 約70%的通邊界. 當使用20-H時.在相鄰的信號層之任何在此無銅箔面區域上之佈線應從新佈線,使其 可以相鄰一完整平面層. H是代表power plane和ground plane之間的距.(有可能是Trace距平面的高) 使power平面比ground平面小20-H.8 SOLDER SIDE 極好的佈線層(Y方向)接地方式單點接地 (1)在1MHz以上的頻,一般使用單點接地. (2)低頻.中頻.或是高頻各級電,能有效的防止局部電的共阻抗干擾. (3)在較高的頻.Trace的電感會增加PCB的阻抗.接地及信號迴★☆★永遠把高速電及振盪器至於銅柱越近越好. ☆計算所有接地點之直線距與λ/20之比值.接地點間的距要小於λ/20. λ為系統所產生之最高頻之波長.絲固定至屬機殼λ/20 λ/20 λ/20 λ/20 λ/20 λ/20 λ/20 λ/20 λ/20絲固定點間之距應超過電板 上最高頻之λ/20(1) 高頻產品多採用多點機殼接地. (2) 將RF電並由Ground plane至機殼之地.可減低由PCB電源出的 多點接地 地阻抗. (3) 在高頻電上.件的接腳應盡減短. (4)如64MHz振盪器之λ/20為23cm.如果任何個接地絲銅柱間之距大於23cm,就 會有RF環存在.減低RF地迴的位置 ☆ ★ ☆ ★ ☆ ★ ☆ ★ 含有高RF能量的電路與系統的地之間. 依功能區分之子系統之間. 多點接地之處. I/O連線及相關之電路之間. 電源輸入端及系統之地之間. 界面卡連接器及主系統之地之間. 電路板之邊緣.映像平面層Image Plane★映像平面就是一個在電源或地電位之完整銅箔層. ☆使用映像平面層可以提供RF電一個低阻抗徑以迴返到其源頭,達到RF電的 迴返徑並減低EMI. ★RF電會產生電容性偶合(或電感)如果是100%偶合,則trace與最近平面就會 產生common-mode RF電.在PCB內部的映像平面就會低地雜訊電壓,而允 許RF電以較緊密的耦合方式回到源頭.緊密的耦合可提供flux cancellation,這 也是使用完整平面的另一個原因之ㄧ. ☆集膚深:電只在物質的表層集膚深動.所以differential-mode以及 commom-mode電只在平面的表層動,會在映像平面的內部或底層動.I1 E I2 Itotal=I1+I2 Common-mode Current Z EI1 I2 Itotal=I1-I2 Differential-mode Current Z2分割 Partitioning☆要防止同的頻寬區域間互相耦合,就要採用功能上的分割, ★適當的分割可以穩定電.簡化佈線.改善信號品質. ★盡少用貫穿孔,因為貫穿孔會在電上增加約1-3nH的電感. ★管PCB或週邊的電源帶出的雜訊皆應要以bypass電容ac並至機殼之地. ☆這些電容可以低power supply帶出的RF電Coupling至信號及data線上.將power 接器的RF電移除可以改善主機板與周邊信號傳輸的品質.也可以低EMI. ☆將電板依功能區分成子系統.將高頻區、中頻區、低頻區分開.,如果可以的話將之分割. ★每一個分割區都要接地至機殼之地,接地的越多越可以減低地迴.第三章旁及去耦合 Bypassing and DecouplingBypassing及decoupling是防止RF能由一電轉移至另一電的技術. 最佳的應用方式是同時運用Bulk、Bypass及Decoupling電容.Decoupling:去耦合電容將高頻元件產生在電源平面上的RF能移除.主要是為 在clock或data轉換時,提供足夠的dc電壓及電給元件的正常操作. 當在最大電容負載的況下元件的信號腳同時換時,藉由在power trace及ground trace之間卻保有一低阻抗之電源達成耦合. 如果用太多的decoupling電容,會由電源供應器吸引大的電,因 此應在power supply放一群bulk電容以提供其電. Bypassing:旁電容能移除需要的RF雜訊.避免其耦合元件或cable之commonmode EMI進入敏感區,並且提供波功能. Bulk:大型電容在最大負載下,所有通訊腳同時換,對元件保持其DC電及電壓穩 定,同時可以防止因元件之電湧造成的電源失效. 提供電之能儲存以維持所需的電及電壓. 在power輸入端及板子的對角方向加上大型(bulk)電容,在power輸入接 器最遠的地方加bulk電容,在有大的直電壓及電需求的元件邊皆應加上 bulk電容.bulk電容會減小電壓及電的波動,提高系統的穩定.I/O InterConnect I/O Logic User Interface Logic Gate Arrey/ Control Logic Support Logic Support Logic Power for Peripherals Peripheral I/O Peripheria l I/OPower for PeripheralsDMA Controller Memory buffer Memory arreyCPU，Cache， OscillatorPower for Peripherals諧振 (共振) Resonance◎在電容本身就包含一個LCR電,在此處L=接腳長的電感,R=接腳的電 阻,C=本身電容.當到達某一頻時,L及C之組合變成諧振,提供一個非 常低的阻抗而有效的轉移RF信號.當頻到達諧振以上的時候,電容性就會 變成電感性,使Bypassing及Decoupling變的沒有效果. ★共振是發生在當電感向及電容向的相位差為的時候.也就是此時電 對AC電壓是純電阻性.並諧振 當一並RLC電在諧振點時， 阻抗最大 阻抗等於電阻 相位差（phase angle difference）為 電最小 功（power）最小C L Rω=1LC諧振:XL=XC並C , RL諧振ωL =1CωC在實際上的諧振電一般會包括一個電感與一個電容 並,因為電感會具有一些電阻,所以等效的電圖就 是RL,並C. 這一種型式的諧振,在諧振點的時候電會最低.ω = 1 LC諧振電 總阻抗為R+j(XL-XC)當一RLC電在諧振點時， 阻抗最低 阻抗等於電阻 相位差（phase angle difference）為 電最大 功（power）最大RLω=1LC R L2電容器的物特性 ★電容器在諧振頻時還是電容性.但是到達諧振頻以上的時候電容就會變成電 感性,並會隨著頻的增加而增大其電感性.所以去耦合的效果就低. ☆電感並會改變特性跟電容一樣.但是其阻抗大小會隨著頻的改變而改變. ★電感周圍的寄生電容會導致並諧振而改變響應.電的頻越高其阻抗越高. RF電經一個阻抗造成RF電壓,其關係式為歐姆定 Vrf=Irf x Zrf . ☆在設計去耦合電容時最重要的關點就是接腳的引線和電感. ★在某些運用上.需要並個電容以達到較寬的RF壓制頻帶時.這個電容應該要 相差100倍(如0.1μF與0.001μF)才能達到最佳的效果. ☆在使用大型電容時,選擇電容器的額定電壓應大於該電源訊號的倍,以避免因為 電壓突波造成電容的破壞. ★並電容器 ◎並電容的低接腳電感.此時組電容器接腳並,可以提供倍的接線寬使接 線電感減低.此低的電感就是並電容器的主要由. ●在大容質電容器之諧振頻點以上其阻抗隨頻增加而增加(電感性),而小容質 電容器扔為電容性. ◎要移除所有信號腳同時換產生的RF電,通常是使用個電容並(0.1μF及 0.001μF)緊鄰在每一個電源腳旁邊,電容值必須要相差100倍.電源 C1 R1 L1 接地 C2 R2 L2 C2:100pF與1000pF 電容器並之等效電 C1:0.1uF與0.01uF 電容器並之等效電3Placement 件放置★在考慮要如何放置件的同時.必須先解PCB的實體構成. ☆將一個去耦合電容鄰近於IC的電源腳做為電儲存可以達成一小區域環.此去耦 合電的阻抗一定要小於其他電源分配電的阻抗.此一低阻抗可以確保在trace 及電中的高頻成分可以完全的在此封閉的環中. ★當使用去耦合電容時重要的是減短接腳的長並且盡靠近元件旁邊. ☆去耦合電容因放置在每一個元件旁邊.至少應該要預去耦合電容的位置以於 EMI測試時的需求.再測試過程中在視情況移除一些多餘的電容. 大型電容放置位置:(1).電源供應器進入PCB之電源輸入接器的位置. (2).附屬卡週邊次級電之I/O接器的電源端. (3).電源消耗大的電或元件旁. (4).距電源輸入結器最遠的距. (5).與DC輸入端遠高密元件區. (6).Clock電旁邊.Ｔｈａｎｋｓ ｆｏｒ ｙｏｕｒ ａｔｔｅｎｔｉｏｎ！！4一﹑零件佈置Placement第四章 : Clock 電路將 clock 電放在機版中央或 PCB 之屬銅柱接地點，可放在邊緣或接近I/O電區 Clock trace 要成點對點的射，在接器端對 clock 作 termination 可提供合適的終 端避免Clock trace 成為一單極天線。