超前进位加法器

加法器设计（三）超前进位加法器（Verilog）超前进位加法器module add4_head ( a, b, ci, s, pp, gg);input[3:0] a;input[3:0] b;input ci;output[3:0] s;output pp;output gg;wire[3:0] p;wire[3:0] g;wire[2:0] c;assign p[0] = a[0] ^ b[0];assign p[1] = a[1] ^ b[1];assign p[2] = a[2] ^ b[2];assign p[3] = a[3] ^ b[3];assign g[0] = a[0] & b[0];assign g[1] = a[1] & b[1];assign g[2] = a[2] & b[2];assign g[3] = a[3] & b[3];assign c[0] = (p[0] & ci) | g[0];assign c[1] = (p[1] & c[0]) | g[1];assign c[2] = (p[2] & c[1]) | g[2];assign pp = p[3] & p[2] & p[1] & p[0];assign gg = g[3] | (p[3] & (g[2] | p[2] & (g[1] | p[1] & g[0])));assign s[0] = p[0] ^ ci;assign s[1] = p[1] ^ c[0];assign s[2] = p[2] ^ c[1];assign s[3] = p[3] ^ c[2];endmodule首先要明确几个概念：p表示进位否决信号（pass），如果p为0就否决调前一级的进位输入。

否决的意思就是即使前一级有进位，本级也不会向后一级产生进位输出。

文档编号：GX_HW_0001文档分类：硬件技术文档访问权限：公开32位超前进位加法器总体设计方案Version 1.1版本信息版本日期描述作者V1.1 2011-10-07 采用超前进位链实现郭新32位超前进位加法器目录目录 (3)1.概述 (4)2.总体描述 (4)2.1.功能描述 (4)2.2.顶层框图 (4)2.3.引脚描述 (4)3.模块划分 (5)3.1 概述（叙述一下划分的几个大的模块） (5)3.2模块A (6)3.2.1功能定义 (6)3.2.2信号描述 (6)3.2.3 详细设计 (6)3.3模块B (7)3.3.1功能定义 (7)3.3.2信号描述 (7)3.3.3 详细设计 (7)3.4模块C (8)3.4.1功能定义 (8)3.4.2信号描述 (8)3.4.3 详细设计 (8)3.5模块D (9)3.5.1功能定义 (9)3.5.2信号描述 (9)3.5.3 详细设计 (9)4.验证方案 (10)5.设计开发环境 (10)6.源代码 (10)6.1顶层模块 (10)6.2模块A (12)6.3模块B (12)6.4模块C (13)6.5模块D (14)6.6测试模块 (15)6.7测试波形 (16)1.概述利用各位数据和最低位进位同时输入，各位之间的进位信号与和就能同时产生，实现超前进位加法器，这种加法器运算速度显著提高，但电路复杂程度也急剧增加。

2.总体描述2.1.功能描述超前进位逻辑从输入中读入进位、传播值和生成值等信息，计算每一位的进位值。

该逻辑产生进位值和加值，加值只是输入的异或。

进位值用4位超前进位块的三级树来计算。

2.2.顶层框图32bit_claa(31:0)b(31:0)cins(31:0)cout图2.1加法器顶层框图2.3.引脚描述表2.1 顶层接口信号描述名称输入/输出功能描述a 输入32位输入b 输入32位输入cin 输入低级进位输入s 输入32位输出cout 输入进位输出3.模块划分（各个模块中不涉及时序，时序分析略去。

超前进位加法器超前进位加法器是一种重要的数电电路，广泛应用于计算机和其他电子设备中。

它的作用是在进行多位数相加时，实现进位的自动计算和传递，从而提高计算速度和准确性。

本文将对超前进位加法器进行详细介绍。

超前进位加法器是一种基于逻辑门电路的加法器。

它的设计理念是通过预先检测进位，减少进位的传输延迟，从而加快计算速度。

对于一位加法器来说，传统的进位加法器需要等待当前位的进位计算完成后，才能进行下一位的计算。

而超前进位加法器在当前位计算的同时，预先计算下一位的进位，从而节省了计算时间。

超前进位加法器的基本原理是利用逻辑门的延迟特性实现进位的预先计算。

常见的超前进位加法器包括Ripple Carry Adder（RCA）、Carry Select Adder（CSA）和Carry Lookahead Adder（CLA）。

这些加法器在实现进位预先计算的方式上有所不同，但核心思想都是一样的。

以Ripple Carry Adder为例，它由多个全加器级联而成。

全加器是一种可以同时实现两位相加和进位计算的电路。

Ripple Carry Adder通过将多个全加器级联，实现了对多位数相加的计算。

在每个全加器中，除了计算两位之和外，还需要计算当前位的进位。

传统的Ripple Carry Adder需要等待前一位的进位计算完成后，才能进行下一位的计算，而这就导致了较长的计算时间。

而超前进位加法器则在每个全加器中预先计算下一位的进位。

通过利用逻辑门的传输延迟，将当前位的进位信号传递到下一位，实现了进位的预先计算。

这样，在当前位的计算完成后，下一位的进位已经预先计算好了，从而减少了计算时间。

超前进位加法器在计算速度上有显著的优势。

相比传统的进位加法器，它能够减少计算时间，提高计算效率。

对于大规模的数值计算，超前进位加法器能够显著缩短计算时间，提高计算速度。

这对于例如计算机科学、数据处理和通信等领域的应用非常重要。

除了计算速度的优势，超前进位加法器在准确性上也有一定的优势。

试验二超前进位加法器设计练习2. 4位超前进位加法器行波进位加法器延时较长，可采用超前进位加法器减少延时，但是由此会造成电路的复杂。

超前进位加法器原理参见《数字集成电路》（周润德第二版）424页。

对以上公式的注解：公式中的C O,K 表示第K 为的进位输出，G K 为第K 位的进位产生，P K 为第K 为的进位传播。

且：K K KK K KG A B P A B ==⊕ A K ,B K 为输入加数的第K 位。

将Co 和S 用G,P 重写为： O ii C G PC S P C =+=⊕由于低位的输出进位是高位的输入进位，所以有上面的(11.15)式源程序：//this is a carry lookahead of 4bitmodule clad(ina,inb,ci,co,sum);input[3:0] ina,inb;input ci;output co;output[3:0]sum;wire co0,co1,co2,G0,G1,G2,G3,P0,P1,P2,P3;assignG0=ina[0]&inb[0],P0=ina[0]^inb[0],G1=ina[1]&inb[1],P1=ina[1]^inb[1],G2=ina[2]&inb[2],P2=ina[2]^inb[2],G3=ina[3]&inb[3],P3=ina[3]^inb[3],co0=G0|(P0&ci),co1=G1|(P1&co0),co2=G2|(P2&co1),co=G3|(P3&co2),sum[0]=P0^ci,sum[1]=P1^co0,sum[2]=P2^co1,sum[3]=P3^co2;endmodule测试程序：module clad_test;reg[3:0] ina,inb;reg ci;wire co;wire[3:0]sum;clad CI(.ina(ina),.inb(inb),.ci(ci),.co(co),.sum(sum)); initialbeginina=0;inb=0;ci=0;endalways #5 ina=ina+1'b1;always #80 inb=inb+1'b1;always #1280 ci=~ci;endmodule仿真结果：注：该结果为10进制显示练练手：参考《数字集成电路》（周润德第二版）420-421，设计一个16位的超前进位加法器，基本单元使用4位的加法器，结构自选。

8位超前进位加法器设计说明书超前进位加法器就是使各位的进位直接由加数和被加数来决定，而不需要依赖低位进位。

即有如下逻辑表达式：1)(-++=i i i i i i C B A B A C当第i 位被加数A i 和加数B i 均为1时，有1=i i B A ，不论低位运算结果如何本位必然有进位输出（1=i C ），所以定义i i i B A G =为进位产生函数。

当A i 和B i 中只有一个为1时，有0=i i B A ，1=+i i B A ，使得1-=i i C C ，所以定义i i i B A P +=为进位传递函数。

将P i 和G i 代入全加器的“和”及“进位”表达式有：1-⊕⊕=i i i i C B A Y从而构成超前进位加法器。

VHDL 示例程序如下：(本程序在MAXPLUSII V9.6上编译通过)--*****8位超前进位加法器*****LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE. STD_LOGIC _ARITH.ALL;USE IEEE. STD_LOGIC _UNSIGNED.ALL;ENTITY ADDER8BIT ISPORT(A, B: IN UNSIGNED(7 downto 0);CI,clk: IN STD_LOGIC;Y_OUT: OUT STD_LOGIC_VECTOR(7 downto 0);CO_OUT: OUT STD_LOGIC);END ADDER8BIT;ARCHITECTURE doing OF ADDER8BIT ISSIGNAL CO,Y: STD_LOGIC_VECTOR(7 downto 0);BEGINY(0)<=A(0) xor B(0) xor CI;CO(0)<=(A(0) and B(0)) or (B(0) and CI) or (A(0) and CI);GEN:for i in 1 to 7 GENERATEY(i)<=A(i) xor B(i) xor CO(i-1); --1-⊕⊕=i i i i C B A YCO(i)<=(CO(i-1) and A(i)) or (CO(i-1) and B(i)) or (A(i) and B(i)); -- 1)(-++=i i i i i i C B A B A Cend GENERATE;process(clk)beginif clk'event and clk='1' thenY_OUT<=Y(7) & Y(6) & Y(5) & Y(4) & Y(3) & Y(2) & Y(1) & Y(0);CO_OUT<=CO(7);end if;end process;END doing;附：仿真时序波形。

沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：超前进位加法器的设计院（系）：计算机学院专业：班级：学号：姓名：指导教师：完成日期：沈阳航空航天大学课程设计报告目录第1章总体设计方案 (1)1.1设计原理 (1)1.2设计思路 (2)1.3设计环境 (3)第2章详细设计方案 (4)2.1顶层方案图的设计与实现 (4)2.1.1创建顶层图形设计文件 (4)2.1.2器件的选择与引脚锁定 (5)2.1.3编译、综合、适配 (7)2.2功能模块的设计与实现 (7)2.2四位超前进位加法器模块的设计与实现 (7)2.3仿真调试 (9)第3章编程下载与硬件测试 (11)3.1编程下载 (11)3.2硬件测试及结果分析 (11)参考文献 (13)附录（程序清单或电路原理图） (14)第1章总体设计方案1.1设计原理八位超前进位加法器，可以由2个四位超前进位加法器构成。

由第一个四位超前进位加法器的进位输出作为第二个超前进位加法器的进位输入即可实现八位超前进位加法器的设计。

超前进位产生电路是根据各位进位的形成条件来实现的。

只要满足下述条件，就可形成进位C1、C2、C3、C4。

所以：第一位的进位C1=X1*Y1+(X1+Y1)*C0第二位的进位C2=X2*Y2+(X2+Y2)*X1*Y1+(X2+Y2)(X1+Y1)C0第三位的进位C3=X3*Y3+(X3+Y3)X2*Y2+(X3+Y3)*(X2+Y2)*X1*Y1+(X3+Y3)(X2+Y2)(X1+Y1)*C0第四位的进位C4=X4*Y4+(X4+Y4)*X3*Y3+(X4+Y4)*(X3+Y3) * X2*Y2+(X4+Y4)(X3+Y3)(X2+Y2)*X1*Y1+(X4+Y4)(X3+Y3)(X2+Y2)(X1+Y1)*C0 下面引入进位传递函数Pi和进位产生函数Gi的概念。

它们定义为：Pi=Xi+YiGi=Xi*YiP1的意义是：当X1和Y1中有一个为1时，若有进位输入，则本位向高位传递此进位。

超前进位加法器原理74283为4位超前进位加法器，不同于普通串行进位加法器由低到高逐级进位，超前进位加法器所有位数的进位大多数情况下同时产生，运算速度快，电路结构复杂。

其管脚如图1所示：图1 74283管脚图其真值表如下所示：表1 4位超前进位加法器真值表由全加器的真值表可得Si 和Ci的逻辑表达式：定义两个中间变量Gi 和Pi：当Ai ＝Bi＝1时，Gi＝1，由Ci的表达式可得Ci＝1，即产生进位，所以Gi称为产生量变。

若Pi ＝1，则Ai·Bi＝0，Ci＝Ci-1，即Pi＝1时，低位的进位能传送到高位的进位输出端，故Pi称为传输变量，这两个变量都与进位信号无关。

将Gi 和Pi代入Si和Ci得：进而可得各位进位信号的逻辑表达如下：根据逻辑表达式做出电路图如下：逻辑功能图中有2输入异或门，2输入与门，3输入与门，4输入与门，2输入或门，3输入或门，4输入或门，其转化成CMOS晶体管图如下：电路网表如下：*xor 2.subckt xor2 a b c d fmxorpa 1 a vdd vdd pmos l=2 w=8 mxorpb f d 1 vdd pmos l=2 w=8 mxorpc 2 b vdd vdd pmos l=2 w=8 mxorpd f c 2 vdd pmos l=2 w=8 mxorna f a 3 0 nmos l=2 w=4 mxornb 3 b 0 0 nmos l=2 w=4 mxornc f c 4 0 nmos l=2 w=4 mxornd 4 d 0 0 nmos l=2 w=4.ends xor2*and2.subckt and2 a b fmandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4 mandna f a 1 0 nmos l=2 w=4 mandnb 1 b 0 0 nmos l=2 w=4.ends and2*and3.subckt and3 a b c fmandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4 mandpc f c vdd vdd pmos l=2 w=4 mandna f a 1 0 nmos l=2 w=6 mandnb 1 b 2 0 nmos l=2 w=6 mandnc 2 c 0 0 nmos l=2 w=6.ends and3*and4.subckt and4 a b c d fmandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4 mandpc f c vdd vdd pmos l=2 w=4 mandpd f d vdd vdd pmos l=2 w=4 mandna f a 1 0 nmos l=2 w=8 mandnb 1 b 2 0 nmos l=2 w=8 mandnc 2 c 3 0 nmos l=2 w=8 mandnd 3 d 0 0 nmos l=2 w=8.ends and4*or2.subckt or2 a b fmorpa 1 a vdd vdd pmos l=2 w=8 morpb f b 1 vdd pmos l=2 w=8mna f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4.ends or2*or3.subckt or3 a b c fmorpa 1 a vdd vdd pmos l=2 w=12 morpb 2 b 1 vdd pmos l=2 w=12 morpc f c 2 vdd pmos l=2 w=12mna f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4mnc f c 0 0 nmos l=2 w=4.ends or3*or4.subckt or4 a b c d fmorpa 1 a vdd vdd pmos l=2 w=16 morpb 2 b 1 vdd pmos l=2 w=16 morpc 3 c 2 vdd pmos l=2 w=16 morpd f d 3 vdd pmos l=2 w=16mna f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4mnc f c 0 0 nmos l=2 w=4mnd f d 0 0 nmos l=2 w=4.ends or4*not.subckt not a fmnotpa f a vdd vdd pmos l=2 w=4 mnotna f a 0 0 nmos l=2 w=2.ends not *反相器*or21.subckt or21 a b fxor2 a b 1 or2xnot 1 f not.ends or21 *2输入或门*or31.subckt or31 a b c fxor3 a b c 1 or3xnot 1 f not.ends or31 *3输入或门*or41.subckt or41 a b c d fxor4 a b c d 1 or4xnot 1 f not.ends or41 *4输入或门*xor21.subckt xor21 a b fxm a A5 notxn b B5 notxxor a b A5 B5 f xor2.ends xor21 * 2输入异或门*and21.subckt and21 a b fxand2 a b 1 and2xnot 1 f not.ends and21 *2输入与门*and31.subckt and31 a b c fxand3 a b c 1 and3xnot 1 f not.ends and31 *3输入与门*and41.subckt and41 a b c d fxand4 a b c d 1 and4xnot 1 f not.ends and41 *4输入与门xxor211 a1 b1 p1 xor21xxor212 a2 b2 p2 xor21xxor213 a3 b3 p3 xor21xxor214 a4 b4 p4 xor21xand211 a1 b1 g1 and21xand212 a2 b2 g2 and21xand213 a3 b3 g3 and21xand214 p1 c0 m0 and21xor211 m0 g1 c1 or21 *进位C1xand311 p2 p1 c0 m1 and31xand215 p2 g1 m2 and21xor312 g2 m1 m2 c2 or31 *进位C2xand411 p3 p2 p1 c0 m3 and41xand313 p3 p2 g1 m4 and31xand216 p3 g2 m5 and21xor412 m3 m4 m5 g3 c3 or41 *进位C3xxor215 p1 c0 s1 xor21 *输出s1xxor216 p2 c1 s2 xor21 *输出s2xxor217 p3 c2 s3 xor21 *输出s3xxor218 p4 c3 s4 xor21 *输出s4.include "c:\lib\130nm_bulk.l"tt.opt scale=0.05u.global vdd gndvdd vdd 0 1.2va1 a1 0 pulse 1.2 1.2 20n 1f 1f 30n 100nva2 a2 0 pulse 0 0 20n 1f 1f 30n 100nva3 a3 0 pulse 0 0 20n 1f 1f 30n 100nva4 a4 0 pulse 0 0 20n 1f 1f 30n 100nvb1 b1 0 pulse 1.2 1.2 20n 1f 1f 30n 100n vb2 b2 0 pulse 1.2 1.2 20 1f 1f 30n 100nvb3 b3 0 pulse 0 0 20n 1f 1f 30n 100nvb4 b4 0 pulse 1.2 1.2 20n 1f 1f 30n 100nvc0 c0 0 pulse 0 0 4n 1f 1f 0n 100n.tran 1n 100n.plot tran v(s1).plot tran v(s2).plot tran v(s3).plot tran v(s4).end。

实验名称：十六位超前进位加法器一、实验目的设计、验证并优化16位超前进位加法器的逻辑功能。

二、实验原理1、1位全加器原理全加器的求和输出信号和进位信号，定义为输入变量A、B、C的两种组合布尔函数：求和输出信号= A ⊕B ⊕C进位信号= AB + AC + BC实现这两个函数的门级电路如下图。

并不是单独实现这两个函数，而是用进位信号来产生求和输出信号。

这样可以减少电路的复杂度，因此节省了芯片面积。

上述全加器电路可以用作一般的n位二进制加法器的基本组合模块，它允许两个n 位的二进制数作为输入，在输出端产生二进制和。

最简单的n位加法器可由全加器串联构成，这里每级加法器实现两位加法运算，产生相应求和位，再将进位输出传到下一级。

这样串联的加法器结构称为并行加法器，但其整体速度明显受限于进位链中进位信号的延迟。

因此，为了能够减少从最低有效位到最高有效位的最坏情况进位传播延时，最终选择的电路是十六位超前加法器。

2、超前进位加法器原理超前进位加法器的结构如下图。

超前进位加法器的每一位由一个改进型全加器产生一个进位信号gi和一个进位传播信号pi，其中全加器的输入为Ai和Bi，产生的等式为：改进的全加器的进位输出可由一个进位信号和一个进位传输信号计算得出，因此进位信号可改写为：式中可以看出，当gi = 1(Ai = Bi = 1)时，产生进位；当pi = 1(Ai =1或Bi = 1)时，传输进位输入，这两种情况都使得进位输出是1。

近似可以得到i+2和i+3级的进位输出如下：下图为一个四位超前进位加法器的结构图。

信号经过pi和gi产生一级时延，经过计算C产生一级时延，则A，B输入一旦产生，首先经过两级时延算出第1轮进位值C’不过这个值是不正确的。

C’再次送入加法器，进行第2轮2级时延的计算，算出第2轮进位值C，这一次是正确的进位值。

这里的4个4位超前进位加法器仍是串行的，所以一次计算经过4级加法器，一级加法器有2级时延，因此1次计算一共经过8级时延，相比串行加法器里的16级时延，速度提高很多。