Si5324设计的精密时钟去抖动技术

时钟和定时芯片降低抖动提高精度时钟和定时芯片降低抖动提高精度时钟和定时芯片是现代电子产品中不可或缺的组成部分。

它们在各种应用中都具有重要的作用，如通信设备、计算机、汽车电子以及工业自动化等领域。

然而，由于各种因素的干扰，时钟和定时芯片在实际应用中可能会出现抖动问题，从而降低了精度。

本文将讨论抖动的原因以及如何通过各种方法来降低抖动，以提高时钟和定时芯片的精度。

一、抖动的原因抖动是指时钟或定时芯片在其理想频率周围产生的随机时间偏差。

其主要原因包括以下几个方面：1. 外部干扰：时钟和定时芯片可能会受到来自电源波动、信号干扰、温度变化等外部因素的干扰，从而导致抖动。

2. 设计缺陷：在时钟和定时芯片的设计中，可能存在电路设计不合理、布局问题或者材料质量等方面的缺陷，这些都可能对抖动产生影响。

3. 阻尼问题：时钟和定时芯片内部的振荡器可能存在阻尼不足的问题，从而导致抖动的产生。

4. 时钟信号传输问题：当时钟信号被传输到其他电路或系统时，可能会受到传输线路质量、噪声等因素的影响，从而引起抖动。

二、降低抖动的方法为了提高时钟和定时芯片的精度，需要采取相应的措施来降低抖动。

以下是几种常见的方法：1. 选择合适的振荡器：振荡器是时钟和定时芯片的关键组件，选择合适的振荡器对降低抖动至关重要。

一般而言，TCXO（温度补偿型晶体振荡器）和OCXO（精确温度补偿型晶体振荡器）具有较高的精度和稳定性，可用于要求较高精度的领域。

2. 优化电路设计：在时钟和定时芯片的设计过程中，需要注意电路的布局、功耗管理以及环境干扰等因素，优化电路设计可以有效减少抖动问题的发生。

3. 降低干扰影响：通过合理的防护措施，例如添加滤波电容、隔离干扰源等，可以有效降低外部干扰对时钟和定时芯片的抖动影响。

4. 传输线路优化：对于需要传输时钟信号的场景，应注意优化传输线路的设计，减少噪声干扰和信号失真，从而避免抖动问题的产生。

5. 使用校准技术：校准技术可以通过对时钟和定时芯片的输出进行实时校准，从而提高其精度和稳定性。

15环路带宽为10hz锁相环输出噪声6环路带宽为100khz锁相环输出噪声7系统级附加抖动测试810cdce706时钟合成器的输出抖动性能911cdcm6208输出相位噪声时钟合成器模式1012lmk03806输出相位噪声1113cdce72010125mhzvcxo输出相位噪声1214cdcm6208作为抖动滤除应用时相应的相位噪声性能1215lmk04xxx系列双级级联时钟器件方框图1316lmk04906cdcu2a877器件手册抖动规格9zhca492正确理解时钟器件的抖动性能概述随着半导体工艺速度和集成度的提高以及模拟集成电路设计能力的提升锁相环芯片的产品形态越来越丰富大大提升了系统时钟方案设计的灵活性同时降低了系统时钟方案总成本
Application Report
ZHCA492 – JAN 2013
正确理解时钟器件的抖动性能
Steven Shi China Telecom Application Team
摘
要
在选择时钟器件时，抖动指标是最重要的关键参数之一。但不同的时钟器件，对抖动的描述不尽相同，如不带 锁相环的时钟驱动器有附加抖动指标要求，而带锁相环实现零延时的时钟驱动器则有周期抖动和周期间抖动指。同 时，不同厂家对相关时钟器件的抖动指标定义条件也不一样，如在时钟合成器条件下测试，还是在抖动滤除条件下 测试等。 为了正确理解时钟相关器件的抖动指标规格，同时选择抖动性能适合系统应用的时钟解决方案，本文详细介绍 了如何理解两种类型时钟驱动器的抖动参数，以及从锁相环输出噪声特性理解时钟器件作为合成器、抖动滤除功能 时的噪声特性。
2 时钟抖动和锁相环噪声模型
对时钟器件而言，抖动和锁相环是两个最基本的概念。
2.1 抖动
如图 1 所示，时钟抖动可分为三种抖动类型：时间间隔误差 TIE（Time Interval Error）、周期抖动 PJ （Period Jitter）和相邻周期间抖动 CCJ（Cycle to Cycle Jitter）。周期抖动是多个周期内对时钟周期的变化 进行统计与测量的结果，相邻周期间抖动是时钟相邻周期的周期差值进行统计与测量的结果，由于这两种 抖动是单个周期或相邻周期的偏差，表征的是短期抖动行为。时间间隔误差又称为相位抖动（ Phase Jitter），是指信号在电平转换时，其边沿与理想时间位置的偏移量，通常表征的是长期抖动行为。

Silicon Lab公司的Si5395/94/92抖动衰减器组合了第四代DSPLL™和Multi-Synth™技术,提供了超低抖动(69fs),可用于高性能的应用如56G SerDes.所有的PLL元件集成在单片上,从而消除和分立解决方案有关的噪音耦合问题.器件级别J/K/L/M/E集成了基准以节省板的空间,提高系统可靠性,降低由温度梯度所引起的声发射噪声效应,而级别A/B/C/D/P则采用外接晶体(XTAL)或晶体振荡器(XO)基准.级别P的抖动为69fs RMS,级别E的抖动为71fs RMS.输入频率范围,差分为8 kHz 到 750 MHz, LVCMOS为8 kHz 到 250 MHz;而输出频率范围,差分为100Hz 到 1028 MHz, LVCMOS为100Hz 到 250 MHz.器件满足G.8262, E.8262.1 EEC标准.主要用在56G/112G PAM4 SerDes时钟,OTN多发探测仪和转发器,10/40/100/200/400G网络线路卡, 10/40/100/400 GbE同步以太网(ITU-TG.8262),医疗图像和测试测量.本文介绍了Si5395/94/92主要特性,简化框图和框图,典型56G SerDes应用电路和同步线路卡SyncE电路图以及评估板Si5394 EVB主要特性,功能框图和电路图与材料清单.The Si5395/94/92 Jitter attenuators combine fourth-generation DSPLL™ and Multi-Synth™ technologies to deliver ultra-low jitter (69 fs) for highperformance applications like 56G SerDes. They are used in applicationsthat demand the highest levelof integration and jitter performance. All PLL components are integrated on-chip,eliminating the risk of noise coupling associated with discrete solutions. Devicegrades J/K/L/M/E have anintegrated reference to save board space, improve systemreliability andreduces the effect of acoustic emissions noise caused bytemperatureramps. Grades A/B/C/D/P use an external crystal (XTAL) orcrystal oscillator(XO) reference.The Si5395/94/92 support free-run, synchronous and holdover modes as well as enhancedhitless switching, minimizing the phase transientsassociated when switching between input clocks. These devices areprogrammable via a serial interface with incircuit programmable non-volatile memory (NVM) so they always power up withaknown frequency configuration. Programming the Si5395/94/92 is easy with SiliconLabs’ ClockBuilderTM Pro software. Factory preprogrammed devices are also available.Si5395/94/92主要特性:• Generates any combination of outputfrequencies from any inputfrequency• Ultra low phase jitter:• 69 fs RMS (Grade P)• 71 fs RMS (Grade E)• 85 fs RMS (integer mode)• 100 fs RMS (fractional mode)• Enhanced hitless switching minimizes outputphase transients (0.2 ns typ)Silicon Lab Si5395 12路超低抖动时钟倍频器解决方案• Input frequency range• Differential: 8 kHz to 750 MHz• LVCMOS: 8 kHz to 250 MHz• Output frequency range• Differential: 100 Hz to 1028 MHz• LVCMOS: 100 Hz to 250 MHz• Meets G.8262, E.8262.1 EEC Standards• Status monitoring• Si5395: 4 input, 12 output• Si5394: 4 input, 4 output• Si5392: 4 input, 2 output• External reference: Grades A/B/C/D/P• Integrated reference: Grades J/K/L/M/E• Drop-in compatible with Si5345/44/42Si5395/94/92应用:• 56G/112G PAM4 SerDes clocking• OTN muxponders and transponders• 10/40/100/200/400G networking line cards• 10/40/100/400 GbE Synchronous Ethernet (ITU-T G.8262)• Medical imaging• Test and measurement 图1:Si5395/94/92框图图2:Si5395/94/92简化框图Si5395/94/92详细特性如下:• Generates any output frequency in any format from any inputfrequency • External XTAL or XO reference (A/B/C/D/P)• Integrated reference (J/K/L/M/E)• Ultra-low phase jitter of 69 fs (P-Grade)• Dynamic phase adjust• Input frequency range• Differential: 8 kHz–750 MHz• LVCMOS: 8 kHz–250 MHz• Output frequency range• Differential: 100 Hz to 1028 MHz• LVCMOS: 100 Hz to 250 MHz• Programmable jitter attenuation bandwidth: 0.1 Hz to 4 kHz • Meets requirements of:• ITU-T G.8262 (SyncE) EEC Options 1 and 2• ITU-T G.8262.1 (Enhanced SyncE) eEEC• Highly configurable outputs compatible with LVDS, LVPECL, LVCMOS, CML, and HCSL with programmable signal amplitude• Status monitoring (LOS, OOF, LOL)• Enhanced hitless switching for 8 kHz, 19.44 MHz, 25 MHz inputsand other frequencies• Locks to gapped clock inputs• Free-run and holdover modes• Drop-in compatible with Si5345/44/42• Optional zero delay mode• Fast-lock acquisition for low nominal bandwidths• Independent Frequency-on-the fly for each MultiSynth• DCO mode: as low as 0.001 ppb step size• Core voltage• VDD: 1.8 V ±5%• VDDA: 3.3 V ±5%• Independent output clock supply pins• 3.3 V, 2.5 V, or 1.8 V• Serial interface: I2C or SPI• In-circuit programmable with non-volatile OTP memory• ClockBuilder Pro software simplifies device configuration • Si5395: 4 input, 12 output• Grade A/B/C/D/P: 64-QFN 9×9 mm• Grade J/K/L/M/E: 64-LGA 9x9 mm• Si5394: 4 input, 4 output• Grade A/B/C/D/P: 44-QFN 7×7 mm• Grade J/K/L/M/E: 44-LGA 7x7 mm• Si5392: 4 input, 2 output• Grade A/B/C/D/P: 44-QFN 7×7 mm• Grade J/K/L/M/E: 44-LGA 7x7 mm• Temperature range: –40 to +85 ℃• Pb-free, RoHS-6 compliant图3:典型56G SerDes应用电路图4:同步线路卡SyncE电路图。

新闻稿Silicon Labs降低相干光市场定时技术的成本和复杂度-单芯片Si534xH时钟系列产品为100G/400G收发器提供高性能、频率灵活的定时解决方案-中国，北京-2016年4月26日-Silicon Labs（芯科科技有限公司，NASDAQ：SLAB）日前推出一系列简化100G/400G相干光线卡（coherent optical line card）和模块设计的抖动衰减时钟，通过提供高频率、灵活的时钟解决方案，显著降低系统成本和复杂度。

Silicon Labs新型Si534xH相干光时钟可以为数据转换器提供低抖动参考定时，可替代依赖于昂贵、大封装尺寸的压控SAW振荡器（VCSO）的分立定时解决方案。

与仅支持单一固定频率的VCSO不同，新型Si534xH时钟提供很宽的频率范围，支持频率高达2.7GHz，且无需改变物料清单（BOM）元器件。

Si5344H和Si5342H时钟提供最佳的频率灵活性和无与伦比的50fs RMS抖动性能。

这些时钟芯片简化了器件采购过程，可采用较短的、两周交货时间的单个时钟IC解决方案替代多个定制的、较长交货时间的VCSO。

凭借抖动衰减PLL、高频率输出驱动器、分数频率合成和数字控制振荡器（DCO）技术，Si534xH系列产品为相干光收发器应用提供所需的全部时钟功能，与竞争对手解决方案相比降低了40%的占用面积及40%的功耗。

获取Silicon Labs Si534xH相干光时钟的更多详细信息，包括数据手册、支持文档和开发工具等，请访问网站：/timing。

通信市场中最大增长驱动因素之一是业内城域网络和数据中心互联（DCI）领域从10G 到100G的转变。

相干光学技术可用于100G和400G应用，因为它使得服务提供商能够通过现有的光纤发送更多的数据，减少为带宽扩展而进行网络升级的成本和复杂性。

当前用于相干光的定时解决方案在成本和尺寸方面还未达到最优化，需要VCSO、时钟发生器和分立器件的多样化组合。