基于USB3.0高速图像数据传输系统设计

㊀２０１９年㊀第３期仪表技术与传感器Ｉｎｓｔｒｕｍｅｎｔ㊀Ｔｅｃｈｎｉｑｕｅ㊀ａｎｄ㊀Ｓｅｎｓｏｒ２０１９㊀Ｎｏ ３㊀基金项目：国家自然科学基金项目（６１７２７８０４）收稿日期：２０１８－０５－１６基于ＵＳＢ３．０高速图像数据传输系统设计王国忠，刘㊀磊，储成群，任勇峰，焦新泉（中北大学，电子测试技术国家重点实验室，山西太原㊀０３００５１）㊀㊀摘要：为了解决图像采集系统中实时数据的高速缓存与传输问题，提出了一种基于高数据带宽㊁大容量的ＤＤＲ２ＳＤＲＡＭ存储器和支持突发传输的ＵＳＢ３．０数据传输接口的设计方案㊂在硬件设计中，采用ＣＹＵＳＢ３０１４作为ＵＳＢ３．０的控制芯片实现ＦＰＧＡ与上位机之间高速图像数据传输，以及采用ＤＤＲ２ＳＤＲＡＭ作为缓存器；在逻辑设计中采用手动ＤＭＡ模式对数据流进行控制，避免数据的堵塞，提高了可靠性㊂经验证，该系统工作稳定，能有效解决海量图像数据的缓存与传输问题㊂关键词：高速缓存；ＤＤＲ２ＳＤＲＡＭ；ＵＳＢ３．０；手动ＤＭＡ；可靠性中图分类号：ＴＰ２７４㊀㊀㊀文献标识码：Ａ㊀㊀㊀文章编号：１００２－１８４１（２０１９）０３－０１０６－０４ＤｅｓｉｇｎｏｆＨｉｇｈＳｐｅｅｄＩｍａｇｅＤａｔａＴｒａｎｓｍｉｓｓｉｏｎＳｙｓｔｅｍＢａｓｅｄｏｎＵＳＢ３．０ＷＡＮＧＧｕｏ⁃ｚｈｏｎｇ，ＬＩＵＬｅｉ，ＣＨＵＣｈｅｎｇ⁃ｑｕｎ，ＲＥＮＧＹｏｎｇ⁃ｆｅｎｇ，ＪＩＡＯＸｉｎ⁃ｑｕａｎ（ＳｃｉｅｎｃｅａｎｄＴｅｃｈｎｏｌｏｇｙｏｎＥｌｅｃｔｒｏｎｉｃＴｅｓｔａｎｄＭｅａｓｕｒｅｍｅｎｔＬａｂｏｒａｔｏｒｙ，ＮｏｒｔｈＵｎｉｖｅｒｓｉｔｙｏｆＣｈｉｎａ，Ｔａｉｙｕａｎ０３００５１，Ｃｈｉｎａ）Ａｂｓｔｒａｃｔ：Ｉｎｏｒｄｅｒｔｏｓｏｌｖｅｔｈｅｐｒｏｂｌｅｍｏｆｃａｃｈｅａｎｄｔｒａｎｓｍｉｓｓｉｏｎｏｆｒｅａｌ⁃ｔｉｍｅｄａｔａｉｎｔｈｅｉｍａｇｅａｃｑｕｉｓｉｔｉｏｎｓｙｓｔｅｍ，ａｄｅｓｉｇｎｓｃｈｅｍｅｂａｓｅｄｏｎｈｉｇｈｄａｔａｂａｎｄｗｉｄｔｈ，ｌａｒｇｅｃａｐａｃｉｔｙＤＤＲ２ＳＤＲＡＭｍｅｍｏｒｙａｎｄＵＳＢ３．０ｄａｔａｔｒａｎｓｍｉｓｓｉｏｎｉｎｔｅｒｆａｃｅｓｕｐｐｏｒｔｉｎｇｂｕｒｓｔｔｒａｎｓｍｉｓｓｉｏｎｗａｓｐｒｏｐｏｓｅｄ．Ｉｎｔｈｅｈａｒｄｗａｒｅｄｅｓｉｇｎ，ＣＹＵＳＢ３０１４ｗａｓｕｓｅｄａｓｔｈｅｃｏｎｔｒｏｌｃｈｉｐｏｆＵＳＢ３．０ｔｏｒｅａｌｉｚｅｈｉｇｈｓｐｅｅｄｉｍａｇｅｄａｔａｔｒａｎｓｍｉｓｓｉｏｎｂｅｔｗｅｅｎＦＰＧＡａｎｄｕｐｐｅｒｃｏｍｐｕｔｅｒ，ａｎｄＤＤＲ２ＳＤＲＡＭｗａｓｕｓｅｄａｓｂｕｆｆｅｒ．Ｉｎｔｈｅｌｏｇｉｃｄｅｓｉｇｎ，ｔｈｅｍａｎ⁃ｕａｌＤＭＡｍｏｄｅｗａｓｕｓｅｄｔｏｃｏｎｔｒｏｌｔｈｅｄａｔａｆｌｏｗ，ｓｏａｓｔｏａｖｏｉｄｄａｔａｂｌｏｃｋａｇｅａｎｄｉｍｐｒｏｖｅｒｅｌｉａｂｉｌｉｔｙ．Ｉｔｉｓｖｅｒｉｆｉｅｄｔｈａｔｔｈｅｓｙｓｔｅｍｗｏｒｋｓｓｔａｂｌｙａｎｄｃａｎｅｆｆｅｃｔｉｖｅｌｙｓｏｌｖｅｔｈｅｐｒｏｂｌｅｍｏｆｃａｃｈｅａｎｄｔｒａｎｓｍｉｓｓｉｏｎｏｆｍａｓｓｉｖｅｉｍａｇｅｄａｔａ．Ｋｅｙｗｏｒｄｓ：ｃａｃｈｅ；ＤＤＲ２ＳＤＲＡＭ；ＵＳＢ３．０；ｍａｎｕａｌＤＭＡ；ｒｅｌｉａｂｉｌｉｔｙ０㊀引言随着大数据智能化时代的到来，以及工业４．０的提出，智能化系统对图像分辨率的要求越来越高，即图像采集系统需要传输的数据量越来越大㊂数据传输的速度和缓冲区的大小是图像采集系统中非常重要的一部分，如果缓冲的速度与传输的速度不匹配的话，就会使数据丢失或者堵塞，因此需要对整个系统进行综合设计㊂１㊀总体方案设计系统总体方案设计如图１所示，由图像采集模块㊁数据处理模块㊁数据传输模块３部分组成㊂图像采集模块采集模拟数据，并转化为数字图像数据传输给数据处理模块；数据处理模块接收图像数据，经处理后转存到缓冲芯片ＤＤＲ２ＳＤＲＡＭ中，同时接收上位机下发命令，把数据实时上传；数据传输模块把数据上传到上位机软件进行图像显示，并负责上位机与ＦＰＧＡ之间的通信㊂本系统采用ＭＴ９Ｐ０３１图像传感器作为本系统数据采集模块，把高速图像数据实时上传给数据处理模块［１］㊂数据处理模块把数据重新编帧后转存到ＤＤＲ２ＳＤＲＡＭ中㊂数据传输模块采用ＵＳＢ３．０传输，把图像数据实时上传到上位机软件，在数据编码方面，ＵＳＢ３．０采用了安全性更高的８ｂ／１０ｂ编码，使用这种编码方式可以保持电路中的直流平衡，从而提高可靠性；在逻辑设计中，采用手动ＤＭＡ模式，提高了传输速度，同时提高了数据传输的正确率以及可靠性［２］㊂２㊀系统硬件电路设计２．１㊀ＦＰＧＡ硬件设计ＦＰＧＡ作为整个系统的硬件控制核心，是整个系统数据传输的中转站，其主要功能是实现各模块之间的数据交换和接口时序等协调控制㊂同时ＦＰＧＡ既要实现与ＵＳＢ控制芯片ＣＹＵＳＢ３０１４连接，也要与ＤＤＲ２连接，因此本系统选择Ｉ／Ｏ口丰富㊁内部资源多㊁处理速度快的ＥＰ３Ｃ４０Ｆ４８４Ｃ６Ｎ作为控制中心㊂该芯片内部具有较多的ＲＡＭ容量，利用ＩＰ核可以搭建逻辑控制模块，如ＦＩＦＯ缓冲模块，ＰＬＬ锁相环等㊂㊀㊀㊀㊀㊀第３期王国忠等：基于ＵＳＢ３．０高速图像数据传输系统设计１０７㊀㊀图１㊀总体方案设计２．２㊀ＤＤＲ２硬件电路设计本系统为了防止有效数据在ＦＩＦＯ中积累而丢失，设计了外置ＤＤＲ２ＳＤＲＡＭ缓冲模块，用来存储海量的图像数据㊂图２为ＤＤＲ２与ＦＰＧＡ的硬件连接图㊂选用ＭＴ４７Ｈ１２８Ｍ１６ＲＴ－２５ＥＣ作为ＤＤＲ２的芯片，其内存为２Ｇｂｉｔ，数据位宽为１６ｂｉｔ，内部有８个块，能以内部控制总线４倍的速度工作，还能以外部总线４倍的速度进行读写操作㊂ＣＫ和ＣＫＮ为时钟差分线，在他们的相交处均有数据传输，即在ＣＬＫ的上升沿和下降沿均有数据传输㊂Ａ［１３：０］为列地址，ＢＡ［２：０］为块地址，对ＤＤＲ２进行数据读写时，首先发送要读取或写入的具体地址㊂Ｄ［１５：０］为１６位数据线㊂ＣＫＥ，ＯＤＴ，ＣＳ分别为ＤＤＲ２的控制信号线，对ＤＤＲ２进行读写操作时，首先要激活时钟使能信号线（ＣＫＥ）和片选信号线（ＣＳ），ＯＤＴ为一种新技术叫片内终结电阻，通过控制该信号，来实现对匹配电阻的值及其开关状态进行控制，从而达到读写信号的完整性㊂ＲＡＳ，ＷＥ，ＣＡＳ为命令信号线，通过这３条命令ＦＰＧＡ控制图２㊀ＤＤＲ２与ＦＰＧＡ硬件连接图ＤＤＲ２的读写㊂采用ＵＤＱＳ和ＵＤＱＳＮ㊁ＬＤＱＳ和ＬＤＱＳＮ作为双向差分信号线，写数据时由ＦＰＧＡ发出，读数据时由ＤＤＲ２发出，可以减少信号间串扰的影响，同时减少信号输出脉宽对工作电压和温度稳定性的依赖㊂ＵＤＭ，ＬＤＭ在进行突发传输时，可屏蔽掉不存储的数据［３］㊂２．３㊀ＵＳＢ３．０的硬件电路设计本系统采用ＣＹＵＳＢ３０１４作为ＵＳＢ３．０的控制芯片，该芯片具有高度集成的灵活特性，具有一个可进行数据并行读写的通用可编程接口ＧＰＩＦⅡ，其内部同时集成了ＵＳＢ３．０和ＵＳＢ２．０物理层（ＰＨＹ）以及３２位ＡＲＭ９２６ＥＪ－Ｓ微处理器，具有强大的数据处理能力㊂ＧＰＩＦⅡ接口可进行８位㊁１６位㊁３２位数据传输，可实现与ＦＰＧＡ之间无缝连接；ＧＰＩＦⅡ为一种可编程状态机，其接口即可作为主控制器也可作为从器件，并行和串行接口均可通过该接口实现㊂本系统将ＣＹ⁃ＵＳＢ３０１４配置为３２位并行的ＳＬＡＶＥＦＩＦＯ模式，实现与ＦＰＧＡ之间的高速图像数据传输，ＦＰＧＡ通过ＧＰＩＦⅡ接口可访问其内部３２个缓冲区［４］㊂图３为ＵＳＢ３．０周围的硬件电路㊂如图３所示，ＧＰＩＦⅡ的３２位数据总线直接与ＦＰＧＡ的Ｉ／０口相连，而在ＣＹＵＳＢ３０１４内部ＧＰＩＦⅡ直接连接到了ＤＭＡ通道上㊂ＳＬＣＳ为片选信号，系统开始工作时被激活㊂ＰＫＴＥＮＤ为短包数据发送结束信号，当一包数据结束时该信号有效㊂ＦＬＡＧＡ和ＦＬＡＧＢ为ＤＭＡ通道对应的缓冲区空满状态的标志信号，由ＣＹＵＳＢ３０１４芯片发出，ＦＰＧＡ接收㊂ＳＬＷＲ为写使能信号，当通过ＵＳＢ３．０读取数据时，该信号使能有效，ＧＰＩＦⅡ随之将数据通过ＤＭＡ通道存入到对应的缓冲区中㊂ＳＬＯＥ为读使能信号，即ＦＰＧＡ发出读请求时，该信号使能有效同时驱动数据总线ＤＱＴ翻转㊂Ａ（１ʒ０）为线程选择信号，通过改变它的数值，对ＧＰＩＦⅡ内部的４个独立进程进行选择，从而实现选用那个ＤＭＡ通道进行数据传输㊂㊀㊀㊀㊀㊀１０８㊀ＩｎｓｔｒｕｍｅｎｔＴｅｃｈｎｉｑｕｅａｎｄＳｅｎｓｏｒＭａｒ２０１９㊀图３㊀ＵＳＢ３．０硬件电路图ＳＬＲＤ为读请求信号，当该信号有效时，ＦＰＧＡ读取ＧＰＩＦⅡ接口的数据㊂ＰＣＬＫ与ＦＰＧＡ的ＣＬＫ相连，提供最高可达１００ＭＨｚ的接口频率㊂图３中的２４ＦＣ１０２５Ｔ－Ｉ／ＳＮ是容量为１０２４ＫＢ的ＥＥＰＲＯＭ，用于存储ＵＳＢ３．０的固件程序，通过Ｉ２Ｃ总线与ＣＹＵＳＢ３０１４相连㊂而Ｉ２Ｃ总线是由一条数据线和一条时钟线构成，根据Ｉ２Ｃ总线规范，总线空闲时必须为高电平，所以本设计通过２．２１ｋΩ电阻连接至３．３Ｖ电源上拉㊂ＮＣＰ３６１ＳＮ１Ｇ为过压保护芯片，ＣＹＵＳＢ３０１４的ＶＢＵＳ引脚的最大输入电压为６Ｖ，而在ＵＳＢ接口上ＶＢＵＳ的供电电压最大可达９Ｖ，因此为了保护ＣＹＵＳＢ３０１４的ＶＢＵＳ免受损坏，本设计增加了过压保护芯片㊂同时为了使输入电压稳定，在ＶＢＵＳ串联一个２．２μＨ的电感㊂使用２．２μＨ的电感与１０５电容并联，同时将ＵＳＢ插座上的 屏蔽 引脚接地，实现隔离屏蔽的作用㊂本系统选用四通道的ＳＰ３０１０－０４ＵＴＧ作为ＳＳＲＸ＋㊁ＳＳＲＸ－㊁ＳＳＴＸ＋㊁ＳＳＴＸ－的外部ＥＳＤ器件，它具有高性能㊁低电容的特性，其保护电平为ʃ８ｋＶ接触放电和ʃ１５ｋＶ气隙放电［５］㊂３㊀逻辑设计３．１㊀ＤＤＲ２读写逻辑设计ＤＤＲ２ＳＤＲＡＭ的读写控制是整个系统的关键㊂在系统上电后，ＤＤＲ２ＳＤＲＡＭ内部需要进行一系列复杂的初始化操作，才能开始正常工作㊂具体操作为：预充电ң空命令ң配置外部寄存器ң空命令ң配置内部寄存器ң预充电ң空命令ң自动刷新ң空命令ң开始接收命令㊂在正常开始工作，每次读写切换和行㊁块地址变化时，必须通过预充电来关闭当前读写的存储单元，同时在进行新的操作时，需要先激活要读写的存储单元所在的地址［６］㊂由于ＤＤＲ２ＳＤＲＡＭ只有一套数据㊁地址和控制总线，在某一时刻只能读或者写，因此本文采用输入ＦＩＦＯ和输出ＦＩＦＯ对ＤＤＲ２ＳＤＲＡＭ进行分时复用读写控制［７］㊂ＤＤＲ２ＳＤＲＡＭ的读写逻辑控制如图４所示，通过判断ＤＤＲ２ＳＤＲＡＭ内部的控制信号，来控制ＦＩＦＯ的读写㊂当上位机发出采集命令时，图像采集前端配置完寄存器之后开始采集图像数据，ＤＤＲ２ＳＤＲＡＭ控制器通过监测场同步信号的到来，把图像数据不断存入输入ＦＩＦＯ中，当ＦＩＦＯ中达到一次突发传输数据量２ＫＢ时，ＤＤＲ２ＳＤＲＡＭ控制器发出写命令，并一次性读完输入ＦＩＦＯ中的所有数据，ＤＤＲ２ＳＤＲＡＭ控制器不断监测输入ＦＩＦＯ的数据量并发出写命令㊂因为图像数据有场消隐和行消隐的时间，在图４㊀ＤＤＲ２逻辑设计图㊀㊀㊀㊀㊀第３期王国忠等：基于ＵＳＢ３．０高速图像数据传输系统设计１０９㊀㊀此期间对ＤＤＲ２ＳＤＲＡＭ进行写操作，且写的速率比较快，因此在一定系统时钟条件下，图像采集前端不会出现数据堵塞㊂当上位机发出读取数据的命令时，ＤＤＲ２ＳＤＲＡＭ控制器首先检测输入ＦＩＦＯ的状态，在空信号有效时ＤＤＲ２ＳＤＲＡＭ一次性向输出ＦＩＦＯ写入２ＫＢ数据，此时用户通过输出ＦＩＦＯ进行数据读取㊂当ＦＩＦＯ中的数据即将读完时，ＤＤＲ２ＳＤＲＡＭ一次性向输出ＦＩＦＯ写入２ＫＢ数据，然后通过ＵＳＢ３．０把图像数据不断上传到上位机，其实际传输速度达３９０ＭＢ／ｓ，因此不会出现丢数的情况㊂３．２㊀ＵＳＢ３．０数据传输的逻辑设计本系统采取手动ＤＭＡ传输模式，用来将ＧＰＩＦⅡ接口连接至内部缓冲器和ＵＳＢ３．０数据传输接口，通过手动ＤＭＡ模式可以控制图像数据的传输速度，从而保证了数据的可靠传输㊂该模式可以把其中２个线程中共３２个缓冲器分别分配到输入和输出ＤＭＡ通道上，缓冲器的容量通过ＵＳＢ３．０的传输速度来设置㊂图５为ＤＭＡ通道的设计图［８］㊂如图５所示，设计中只用了ＧＰＩＦⅡ４个线程中的２个，线程０和线程１，并且采用了默认的对应关系，套接字０与线程０相对应；套接字１与线程１相对应［９］㊂线程的切换是ＦＰＧＡ通过控制ＵＳＢ＿Ａ０和ＵＳＢ＿Ａ１信号来实现，当为００时，选择线程０；当为０１时，选择线程１㊂套接字是外部硬件与内部缓冲区之间的桥梁，即套接字可以看作是外设的接口，每个硬件模块有其固定的图５㊀ＤＭＡ通道的设计图套接字㊂其中每个描述符存有缓冲区的地址和缓冲区的容量，以及指向下一个描述符的指针㊂在逻辑设计中，将ＵＳＢ＿ＦＬＧＡ和ＵＳＢ＿ＦＬＧＢ均设置为低电平有效，故当其为低电平时，它们指示缓冲区进入满状态［１０］㊂本设计ＦＰＧＡ通过从设备ＦＩＦＯ控制ＵＳＢ３．０进行突发传输，图６为３２位数据总线突发传输的逻辑分析仪截图，在突发传输过程中，为了保证数据连续输出，ＵＳＢ＿ＲＤ和ＵＳＢ＿ＯＥ始终保持有效，只要一行图像数据写入完成，就对ＤＤＲ２ＳＤＲＡＭ进行读操作㊂这样一来ＤＭＡ缓冲区就不会出现满状态，即整个过程ＵＳＢ＿ＦＬＧＡ和ＵＳＢ＿ＦＬＧＢ一直为高电平，为了避免ＤＭＡ通道的失锁以及对上次数据的清空处理，本设计采用了每次重新写入数据时，再次激活ＧＰＩＦⅡ接口的思想，即ＵＳＢ＿ＣＳ信号在ＵＳＢ＿ＷＲ从低电平变为高电平时，重新被激活㊂图６㊀突发传输的逻辑图４㊀结果分析及验证本系统图像采集模块采集到的图像分辨率为２０４８ˑ１５３６，帧频为２１ｆｐｓ，且显示为２５６级８位灰度图像，因此每秒采集的数据量为６３ＭＢ（２０４８ˑ１５３６ˑ２１Ｂ）㊂ＤＤＲ２工作在１２５ＭＨｚ时钟下，其传输速度峰值高达５００ＭＢ／ｓ（１２５ＭＨｚˑ２Ｂˑ２），通过逻辑分析仪发现突发传输１行图像数据需要５１２个系统时钟，而ＤＤＲ２自动刷新㊁预充电㊁状态信息等消耗５０个系统时钟，因此ＤＤＲ２实际平均数据吞吐量为５００ＭＢ／ｓˑ５１２／（５１２＋５０）ʈ４５６ＭＢ／ｓ㊂ＵＳＢ３．０数据传输速度为３９０ＭＢ／ｓ，通过理论分析，本系统可以正常工作㊂而且经过长时间重复测试，在没有上位机引起其他开销的情况下，采集的图像如图７所示㊂其画面清晰㊁流畅，且实时性较好，证明了本系统能够实时进行图像数据上传，且稳定可靠㊂５㊀结束语本设计中，采用了占用资源少㊁支持热插拔㊁可连接多个设备的ＵＳＢ３．０数据总线和缓冲速度快的ＤＤＲ２缓冲器，设计了高速图像传输系统，大幅提高了图像数据的传输速度和存储空间，在逻辑设计中采用了手动ＤＭＡ模式，实现了海量图像数（下转第１１３页）㊀㊀㊀㊀㊀第３期马灵威等：水中总磷小型自动化检测系统的关键技术研究１１３㊀㊀图６㊀磷酸盐检测标准工作曲线表１㊀系统重复性的测量结果序号０．５ｍｇ／Ｌ磷酸盐的测量值相对偏差／％１０．４９８－０．４２０．４９３－１．４３０．４７１－５．８４０．５１９＋３．８５０．４７０－６．０４㊀结论本文基于钼酸铵分光光度法，设计了基于朗伯比尔定律的总磷光学检测系统，实现了对磷酸盐溶液的准确检测；基于顺序注射法，设计了重复性好㊁试剂消耗量少的流路控制系统，可以实现溶液的自动进样和流动检测㊂研究了温度对光学检测系统的影响，对日后应用于在线监测具有参考意义㊂最后，对系统进行了曲线标定和重复性测量的实验，实验结果表明，研制的总磷自动化检测系统具有良好的线性和重复性，并且具有体积小㊁操作简单㊁试剂消耗量少的优点，对总磷的在线监测具有重要意义㊂参考文献：［１］㊀ＢＡＩＹ，ＴＯＮＧＪＨ，ＢＩＡＮＣ，ｅｔａｌ．Ｍｉｃｒｏｃｏｂａｌｔｅｌｅｃｔｒｏｄｅｓｆｏｒｄｅｔｅｃｔｉｏｎｏｆｔｏｔａｌｐｈｏｓｐｈｏｒｕｓｉｎｗａｔｅｒ［Ｊ］．ＭｉｃｒｏＮａｎｏＬｅｔｔ，２０１２，７（１２）：１１７６－１１７９．［２］㊀应海佳，杨慧中．总磷在线检测技术的探索［Ｊ］．光谱实验室，２０１２，２９（２）：９１２－９１７．［３］㊀陶艳，王利丹，刘卫海等，在线水质分析仪器应用技术的前景［Ｊ］．现代工业经济和信息化，２０１５（１２）：７０－７１．［４］㊀ＤＯＮＧＴ，ＴＯＮＧＪＨ，ＢＩＡＮＣ，ｅｔａｌ．Ｅｘｐｅｒｉｍｅｎｔａｌｓｔｕｄｙａｎｄｋｉｎｅｔｉｃａｎａｌｙｓｉｓｏｆｏｘｉｄａｎｔ－ｆｒｅｅｔｈｅｒｍａｌ⁃ａｓｓｉｓｔｅｄＵＶｄｉｇｅｓ⁃ｔｉｏｎｕｔｉｌｉｚｉｎｇｓｕｐｐｏｒｔｅｄｎａｎｏ－ＴｉＯ２ｐｈｏｔｏｃａｔａｌｙｓｔｆｏｒｄｅｔｅｃｔｉｏｎｏｆｔｏｔａｌｐｈｏｓｐｈｏｒｏｕｓ［Ｊ］．ＣｈｉｎｅｓｅＪ．Ｃｈｅｍ．Ｅｎｇ．，２０１５，２３（１）：９３－９９．［５］㊀ＬＩＬ，ＢＩＡＮＣ，ＴＯＮＧＪＨ，ｅｔａｌ．ＵＶＣ－ｔｈｅｒｍａｌｃｏｕｐｌｅｄｄｉｇｅｓ⁃ｔｉｏｎｗｉｔｈｏｕｔｏｘｉｄａｎｔｆｏｒｔｈｅｄｅｔｅｃｔｉｏｎｏｆｔｏｔａｌｐｈｏｓｐｈｏｒｕｓ［Ｊ］．ＫｅｙＥｎｇｉｎｅｅｒｉｎｇＭａｔｅｒｉａｌｓ，２０１５：６４５－６４６，８４７－８５２．［６］㊀谷晓明，郝龙腾，王庆飞，等顺序注射平台－分光光度法测定水中总磷［Ｊ］．中国环境监测，２０１４，４（３０）：１５１－１５４．［７］㊀魏康林，魏宁，陈明．基于超声辅助消解与光谱分析的水质总磷快速在线监测系统［Ｊ］．化工自动化及仪表，２０１５，４２：５３０－５３６．［８］㊀ＥＳＴＥＬＡＭ．Ｆｌｏｗａｎａｌｙｓｉｓｔｅｃｈｎｉｑｕｅｓｆｏｒｐｈｏｓｐｈｏｒｕｓ：ａｎｏｖｅｒｖｉｅｗ［Ｊ］．Ｔａｌａｎｔａ，２００５，６６：３０７－３３１．作者简介：马灵威（１９９２ ），硕士研究生，主要研究方向为微纳生物化学传感器与系统㊂Ｅ⁃ｍａｉｌ：ｍａｌｉｎｇｗｅｉ１９９２＠１６３．ｃｏｍ通讯作者：边超（１９７８ ），副研究员，博士，主要研究领域生化微传感器㊁微电子机械系统等㊂Ｅ⁃ｍａｉｌ：ｃｂｉａｎ＠ｍａｉｌ．ｉｅ．ａｃ．ｃｎ（上接第１０９页）据的传输，确保了高清图像的实时显示㊂图７㊀图像截图参考文献：［１］㊀周剑敏，谢文雷，葛斌，等．基于ＥＣＰ３的视频采集系统硬件设计［Ｊ］．科技资讯，２０１４，１２（４）：１２－１４．［２］㊀王健．基于ＵＳＢ３．０的高速数据传输系统关键技术研究［Ｄ］．太原：中北大学，２０１４．［３］㊀陈雨，陈科，安涛．高速图像处理系统中ＤＤＲ２－ＳＤＲＡＭ接口的设计［Ｊ］．现代电子技术，２０１１，３４（１２）：１０４－１０７．［４］㊀郑志波，江贵平．基于ＵＳＢ３．０高清内窥镜摄像系统的设计［Ｊ］．电子技术应用，２０１６，４２（３）：６７－７０．［５］㊀匡鹏，刘冲，王永纲．基于ＦＰＧＡ和ＵＳＢ３．０的通用数据传输系统设计［Ｊ］．微型机与应用，２０１７，３６（７）：２６－２８．［６］㊀韩刚．用于高速图像处理的ＤＤＲ２ＳＤＲＡＭ控制器［Ｊ］．西安邮电大学学报，２０１５，２０（４）：５８－６１．［７］㊀刘杰，赛景波．基于ＤＤＲ２ＳＤＲＡＭ乒乓双缓冲的高速数据收发系统设计［Ｊ］．电子器件，２０１５，３８（３）：６５０－６５４．［８］㊀宋中喆，裴东兴，杨少博．基于ＵＳＢ３．０接口的高速数据传输系统设计［Ｊ］．现代电子技术，２０１７，４０（４）：１５９－１６２．［９］㊀杨翠翠，朱向东，李帆．基于ＵＳＢ３．０协议的ＰＣ与ＦＰＧＡ通信系统的设计［Ｊ］．电子科技，２０１４，２７（１０）：１３６－１３８．［１０］㊀岳孝忠，裴东兴，王健．基于ＵＳＢ３．０接口高速数据采集系统的设计［Ｊ］．电子器件，２０１５，３８（１）：１４０－１４３．作者简介：王国忠（１９９３ ），硕士研究生，研究方向为数据采集存储㊂Ｅ⁃ｍａｉｌ：１０３２３０９６１９＠ｑｑ．ｃｏｍ刘磊（１９８５ ），硕士，工程师，现从事自动控制领域研究㊂。