数字电子技术练习题完整

第 １ 页 共 9 页 命 题

教 师 教研室

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成 绩 统 计 表

题号 一 二 三 四 五 六 七 八 合计

得分

考生姓名：____________ 学 号 ___________ 专业班级

一、选择题（每题1分,共20分. 注意：将答案写在下面的方框里面）

1、能实现并/串或串/并转换的部件是 。

A、移位寄存器 B、全加器 C、计数器 D、编码器

2、下列哪个元件是数模转换器（ ）

A、ADC0809 B、NE555 C、DACCB7520 D、74LS00

3、下列关于异或运算的式子中，不正确的是

A、AA=0 B、1AA

C、A0=A D、A1=A

4、要使3-8译码器74LS138工作，使能控制端S1S2S3的电平信号应该是 。

A、100 B、111 C、011 D、001

5、若将一个异或门（输入端为A、B）当作反向器使用，则A，B端应按 连接。 1 2 3 4 5 6 7 8 9 10

11 12 13 14 15 16 17 18 19 20

第 ２ 页 共 9 页 A、A或B中有一个接1 B、A或B中有一个接0

C、A和B并联使用 D、不能实现

6、 如图所示的电路，输出F的状态是

A、A B、A

C、1 D、0

7、如果编码0100表示十进制数4，则此码不可能是 。

A、8421BCD码 B、5211BCD码

C、2421BCD码 D、余3循环码

8、下列电路中，属于组合逻辑电路的是

A、计数器 B、寄存器 C、数值比较器 D、触发器

9、DEBCAY的反函数为Y=（ ）。

A、EDCBAY B、EDCBAY

C、)(EDCBAY D、)(EDCBAY

10、二输入与非门当输入变化为 时，输出可能有竞争冒险。

A、01→10 B、00→10 C、10→11 D、11→01

11、下图所示的电路是 逻辑电路。

A、或门 B、与门 C、或非门 D、与非门

VCC

A

B R

F 第 ３ 页 共 9 页 12、 三极管作为开关时工作区域是 。

A、 饱和区+放大区 B、 击穿区+截止区

C、放大区+击穿区 D、 饱和区+截止区

13、下逻辑图的逻辑表达式为 。

A、ACBCABY B、 BCACABY

C、 BCACABY D、 BCACABY

14、同步计数器是指 的计数器。

A、由同类型的触发器构成的计数器

B、各触发器时钟连在一起，由统一时钟控制

C、可用前级的输出作为后级触发器的时钟

D、可用后级的输出作为前级触发器的时钟

15、设模值为36的计数器至少需要 个触发器。

A、3 B、4 C、5 D、6

16、一个4位移位寄存器原来的状态为0000，如果串行输入始终为1，则经过4个移位脉冲后寄存器的内容为 。

A、0001 B、0111 C、1110 D、1111

17、若4位二进制加法计数器正常工作时，由0000状态开始技术，则经过43个输入计数脉冲后，计数器的状态应该是 。

A、0011 B、1011 C、1101 D、1110 &

&

& & A

B

C Y 第 ４ 页 共 9 页 18、 动态随机存储器DRAM是靠 来存储信息的。

A、MOS管的输入电阻 B、电容

C、触发器 D、RC电路

19、一个4位串行数据输入4位移位寄存器，时钟脉冲频率为1KHz，经过

可转换为4位并行数据输出。

A、8ms B、4ms

C、8μs D、4μs

20、555定时器构成的单稳态触发器输出脉宽tw为 。

A、1.3RC B、1.1RC C、0.7RC D、RC

二、填空题（每空1分,共20分。）

1、由n位寄存器组成的扭环型移位寄存器可以构成 进制计数器。

2、对于JK触发器，若J=K，则可完成 触发器的逻辑功能。

3、时序逻辑电路由组合逻辑电路和 两部分组成。

4、（13）D=（ ）B =（ ）H = 8421BCD码。

5、A1011010=

6、时序逻辑电路可分为Mealy型和 型。

7、JK触发器转换成D触发器，需要J= ，K= 。

8、欲把输入的正选波信号转换成同频率的矩形波信号，可以采用 电路。

9、对于钟控RS触发器，若要求其输出“0”状态不变，则输入的RS信号应为

10、与组合逻辑电路相比，时序逻辑电路的输出不仅仅取决于此刻的___ ___;还与电路 有关。

11、已知ROM有24位地址输入，8位数据输出，该ROM能够存放

个8位数据。

12、A/D转换的基本步骤是 、保持、量化、 四个。

13、如果对全班50名同学各分配一个二进制代码，而该功能用一逻辑电路来实现，则第 ５ 页 共 9 页 该电路称为 ，该电路的输出代码至少有 位。

14、逻辑函数F=AB+AB的对偶函数FD= 。

三、综合题（10分，8分，7分，7分，8分，10分。共50分。注意：除了第5小题直接在本题上面做，其余题目都答在答题卡上面。）

1、化简题。（共10分）

(1)利用公式法进行化简。 （5分）

(2) 利用卡诺图化简（5分）

,DCBADCBADCAY 给定约束条件为

0ABCDDABCDCABDCABCDBADCBA

2、试用与非门和非门设计一个两位二进制数平方器，并画出逻辑图。输入变量AB表示一个两位二进制数，输出WXYZ为四位二进制数。 （8分）

3、试画出用3线-8线译码器74LS138和门电路产生的如下多输出逻辑函数的逻辑图。要求写出分析步骤。74LS138的逻辑图如图所示：（7分）

CABCBYBCCBACBAYACY321

4、分析下图所示的PROM阵列逻辑图，设A1A0，B1B0均为两位二进制数，（7分） A2 Y0

A1 Y1

A0 Y2

Y3

Y4

Y5

S0 Y6

S1 Y7

S2 74LS138 EFBEFBABDCAABDAADY第 ６ 页 共 9 页 要求：

（1）列出真值表。

（2）写出输出函数表达式。

（3）且说明该电路功能。

5、采用并行进位方式将两片十六进制加法计数器74LS161构成模为16×16=256的同步加法计数器。（8分）

注意：此题的答案直接在本题上面做。

6、试分析图示时序逻辑电路。设触发器的初态为00。 （ 10分） 第 ７ 页 共 9 页 要求：

（1）写出驱动方程、状态方程和输出方程。

（2）画出当X=l时的状态图。

（3）说明当X=l时该电路的功能。

四、设计题。

1、已知4位超前进位加法器有74LS283的逻辑图如图所示，现用两片74LS283与基

本的门电路构成两个余3码加/减法控制电路。当控制信号M=0时，将进行两个余3码的加法运算，当M=1时，将进行两个余3码减法运算。

余3码加法规则:

(a)使用二进制加法规则，把余3码相加，得到未修正的和数。

(b)若相加后未产生进位，则在未修正的和数中减去0011(即3)，得余

3码形式的和(减3即加上3的补码1101)。

(c)若相加后产生进位，则在未修正的和数中加上0011(即3)，得余3码形式的和。

要求：画出电路连线图。

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2、利用芯片74LS161（四位同步二进制计数器）和74LS151（八选一数据选择器）

设计一个序列信号发生器，要求在一系列脉冲CP的作用下，能够周期性地输出“00010111”的序列信号。（芯片符号如图示）完成连线图。

EA0A1A2D0D1D2D3D4D5D6D7Y74LS151ABC10

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