存储器实验讲稿

案例7存储器设计存储器设计实训案例：(ROM、RAM、SRAM、SDRAM、SSRAM、FIFO等的工作原理验证，内容可适当取舍)7.1 预习内容（1）SRAM的基本概念，存取原理，设计方法。

（2）SRAM的VHDL编写方法。

7.2 案例目的（1）掌握SRAM的数据存取原理。

（2）熟悉存储器设计的相关代码编写技术和硬件测试方法。

7.3 案例环境7.4 案例原理静态随机存储器SRAM电子线路中是存储数据的重要器件它由锁存器阵列构成它的界面端口由地址线数据输入线数据输出线片选线写入允许线和读出允许线组成SRAM根据地址信号经由译码电路选择欲读写的存储单元。

图1 静态随机存储器SRAM7.5 案例步骤(1) 按照SRAM的原理完成代码设计，输入，编译、综合，通过对报错信息的分析调试代码直到代码完全正确。

完成电路的仿真，观察仿真波形是否符合电路的逻辑功能要求。

(2) 完成电路的引脚锁定，分别将各输入引脚锁定到按键或者跳线上，时钟输入端锁定在开发试验系统的时钟输出引脚上，数据输出端锁定在LED上。

(3) 适配、实验板上的硬件测试，观察电路工作是否正常。

7.6 案例报告详细叙述SRAM的设计流程以及工作原理；给出电路原理图及其对应的仿真波形图；给出SRAM时序分析情况；最后给出硬件测试流程和结果。

7.7 附录7.7.1 设计代码LIBRARY IEEE;--16X8bitSRAMUSE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity sram isGENERIC(k: INTEGER := 8;--8位数据宽度w: INTEGER := 4);--4位宽地址共16个地址port (rd,wr,cs:in Std_logic;--写读片选控制信号adr: in Std_logic_vector(w-1 downto 0);--4位地址信号din: in Std_logic_vector(k-1 downto 0);--8位输入信号dout: out Std_logic_vector(k-1 downto 0));--8位输出信号end sram;architecture behav of sram issubtype word is Std_logic_vector(k-1 downto 0);type memory is array(0 to 2 ** w-1) of word;signal sram : memory;signal adr_in :INTEGER;beginadr_in<=conv_integer(adr);WRITE process(wr,cs,adr_in,din,rd)--数据写入进程WRITEbeginif wr='0'thenif cs='0'AND rd='1'thensram(adr_in)<=din;end if;end if;end process;READ process(rd,cs,adr_in,wr)--数据读出进程READ beginif (rd='0' and cs='0' and wr='1')thendout <= sram(adr_in);elsedout <=(others=>'Z');end if;end process;end behav;7.7.2 仿真结果。

实验题目存储器部件教学实验一、实验目的：1. 熟悉ROM芯片和RAM芯片在功能和使用方法等方面的相同和差异之处。

学习用编程器设备向EEPROM芯片内写入一批数据的过程和方法。

2. 理解并熟悉通过字、位扩展技术实现扩展存储器系统容量的方案。

3. 了解静态存储器系统使用的各种控制信号之间正常的时序关系。

4. 了解如何通过读、写存储顺的指令实现对58C65 ROM芯片的读、写操作。

加深理解存储器部件在计算机整机系统中的作用。

二、实验设备与器材：TEC-XP+教学实验系统和仿真终端软件PCEC。

三、实验说明和原理：1、内存储器原理内存储器是计算机中存放正在运行中的程序和相关数据的部件。

在教学计算机存储器部件设计中，出于简化和容易实现的目的，选用静态存储器芯片实现内存储器的存储体，包括唯读存储区和随读写存储区两部分，ROM存储区选用4片长度8位、容易8KB的58C65芯片实现，RAM存储区选用2片长度8位、容量2KB的6116芯片实现，每2个8位的芯片合成一组用于组成16位长度的内存字，6个芯片被分成3组，其地址空间分配关系是：0-1777h用于第一组ROM，固化监控程序，2000-2777h用于RAM，保存用户程序和用户数据，其高端的一些单元作监控程序的数据区，第二组ROM的地址范围可以由用户选择，主要用于完成扩展内存容量的教学实验。

地址总线的低13位送到ROM芯片的地址线引脚，用于选择芯片内的一个存储字。

用于实现存储字的高位字节的3个芯片的数据线引脚、实现低位字节的3个芯片的数据线引脚分别连接在一起接到数据总线的高、低位字节，是实现存储器数据读写的信息通路。

数据总线要通过一个双向三态门电路与CPU一侧的内部总线IB 相连接，已完成存储器、接口电路和CPU之间的数据通讯。

2、扩展教学机的存储空间四、实验内容：1) 要完成存储器容量扩展的教学实验，需为扩展存储器选择一个地址，并注意读写和OE等控制信号的正确状态。

实验报告书写指南课程名称：计算机组成原理实验项目名称：静态随机存储器实验实验目的:掌握静态随机存储器RAM工作特性及数据的读写方法。

实验原理实验所用的静态存储器由一片6116（2K×8bit）构成（位于MEM单元），如图2-1-1所示。

6116有三个控制线：CS（片选线）、OE（读线）、WE（写线），其功能如表2-1-1所示，当片选有效（CS=0）时，OE=0时进行读操作，WE=0时进行写操作，本实验将CS常接地。

图2-1-1 SRAM 6116引脚图由于存储器（MEM）最终是要挂接到CPU上，所以其还需要一个读写控制逻辑，使得CPU能控制MEM 的读写，实验中的读写控制逻辑如图2-1-2所示，由于T3的参与，可以保证MEM的写脉宽与T3一致，T3由时序单元的TS3给出（时序单元的介绍见附录2）。

IOM用来选择是对I/O还是对MEM进行读写操作，RD=1时为读，WR=1时为写。

表2-1-1 SRAM 6116功能表CS WE OE功能1 0 0 0×1×1不选择读写写RDT3WR图2-1-2 读写控制逻辑实验原理图如图2-1-3所示，存储器数据线接至数据总线，数据总线上接有8个LED灯显示D7…D0的内容。

地址线接至地址总线，地址总线上接有8个LED灯显示A7…A0的内容，地址由地址锁存器（74LS273，位于PC&AR单元）给出。

数据开关（位于IN单元）经一个三态门（74LS245）连至数据总线，分时给出地址和数据。

地址寄存器为8位，接入6116的地址A7…A0，6116的高三位地址A10…A8接地，所以其实际容量为256字节。

RDWR图2-1-3 存储器实验原理图实验箱中所有单元的时序都连接至时序与操作台单元，CLR都连接至CON单元的CLR按钮。

实验时T3由时序单元给出，其余信号由CON单元的二进制开关模拟给出，其中IOM应为低（即MEM操作），RD、WR 高有效，MR和MW低有效，LDAR高有效。

基于数据选择器的物理实现设计讲稿中数据存储器单元。

在基于数据选择器的物理实现设计讲稿中，数据存储器单元起到了关键的作用。

它是用来存储和读取数据的组织单元，以便于后续的数据选择操作。

数据存储器单元通常是由一组存储电路组成，可以存储二进制数据的不同组合。

每个存储电路通常包括一个存储单元和一个读写控制电路。

存储单元是用来存储数据的实际位置，可以是一个触发器、一个存储芯片或其他的存储器元件。

每个存储单元可以存储一位二进制数据，也被称为一个位。

读写控制电路负责控制存储单元的读取和写入操作。

它包括一个选择器，用来选择特定的存储单元，以及相应的读取和写入线路。

选择器接受来自数据选择器的选择信号，并根据该信号来决定要操作的存储单元。

在数据存储器单元中，写入操作是通过将数据写入选定的存储单元来完成的。

读取操作则是通过将选定的存储单元中的数据读取出来，并传送到数据选择器中使用。

数据存储器单元的设计需要考虑以下几个方面：1. 存储容量：需要根据实际需求确定存储器单元的容量，即可以存储的位数。

2. 存取速度：存储器单元的存取速度需要足够快，以便能够在需要时迅速读取和写入数据。

3. 数据稳定性：存储器单元需要能够稳定地存储和保持数据，不受外界影响。

4. 控制电路设计：读写控制电路需要设计得简单、可靠，并能够与数据选择器协同工作。

总之，数据存储器单元在基于数据选择器的物理实现设计中扮演了非常重要的角色。

它是用来存储和读取数据的关键组成部分，其设计需要考虑存储容量、存取速度、数据稳定性和控制电路等方面。

只有合理设计和实现了数据存储器单元，才能满足数据选择器的需求，实现可靠高效的数据选择操作。

实验一 CCS使用和数据存储实验一、实验目的1. 掌握CCS的使用2. 掌握TMS320C54X 程序空间的分配；3. 掌握TMS320C54X 数据空间的分配；4. 能够熟练运用TMS320C54X 数据空间的指令。

二、实验设备计算机，CCS 3.1版软件，DSP仿真器，E300实验箱，DSP-54XP CPU板。

三、实验步骤与内容1. 在进行DSP实验之前，需先连接好仿真器、实验箱及计算机，连接方法如下所示：2. E300 底板的开关SW4 的第1位置ON，其余位置OFF。

其余开关设置为OFF。

3. 上电复位在硬件安装完成后，确认安装正确、各实验部件及电源连接无误后，启动计算机，接通仿真器电源，此时，仿真器上的“红色指示灯”应点亮，否则DSP开发系统与计算机连接存在问题。

4. 运行CCS程序1) 待计算机启动成功后，实验箱220V电源置“ON”，实验箱上电2) 启动CCS3.1，进入CCS界面后，点击“Debug—Connect”3) 此时仿真器上的“绿色指示灯”应点亮，CCS正常启动，表明系统连接正常；否则仿真器的连接、JTAG 接口或CCS 相关设置存在问题，这时需掉电检查仿真器的连接、JTAG 接口连接是否正确，或检查CCS相关设置是否存在问题。

5. 成功运行CCS 程序后，首先应熟悉CCS的用户界面；6. 学会在CCS环境下创建工程文件、添加程序文件、编写程序、编译、装载、调试，学习如何使用观察窗口等。

7. 用“Project\open”打开“\normal\ 01_mem\ mem.pjt”.编译并装载“\ 01_mem\Debug\mem.out”8.用“Edit”下拉菜单中的“Memory/Fill”编辑内存单元，参数设置如下图：单击“OK”此时以0x1000 为起始地址的16个内存单元被修改成：0x00099.用“View”下拉菜单“Memory”观察内存单元变化，输入要查看的内存单元地址，本实验要查看0x1000H～0x100FH 单元的数值变化，输入地址0x1000H；单击“OK”如下图所示：10. 点击“Debug\Go main”进入主程序，在程序中“加软件断点1”和“加软件断点2”处施加软件断点。

计算机组成原理课程实验报告9.4双端口存储器实验姓名：曾国江学号：系别：计算机工程学院班级：网络工程1班指导老师：完成时间：评语：得分：一、实验目的（1）了解双端口静态随机存储器IDT7132的工作特性及使用方法。

（2）了解半导体存储器怎样存储和读出数据。

（3）了解双端口存储器怎样并行读写，产生冲突的情况如何。

二、实验电路图9.6示出了双端口存储器的实验电路图。

这里使用了一片IDT7132（U36）(2048×8位)，两个端口的地址输入A8—A10引脚接地，因此实际使用存储容量为256字节。

左端口的数据部分连接数据总线DBUS7—DBUS0，右端口的数据部分连接指令总线INS7—INS0。

存储器IDT7132有6个控制引脚：CEL#、LRW、OEL#、CER#、RRW、OER#。

CEL#、LRW、OEL#控制左端口读、写操作，CER#、RRW、OER#控制右端口读、写操作。

CEL#为左端口选择引脚，低有效。

当CEL# =1 时，禁止左端口读、写操作；当CEL# =0 时，允许左端口读、写操作。

当LRW为高时，左端口进行读操作；当LRW为低时，左端口进行写操作。

当OEL#为低时，将左端口读出的数据放到数据总线DBUS上；当OEL#为高时，禁止左端口读出的数据放到数据总线DBUS上。

CER#、RRW、OER#控制右端口读、写操作的方式与CEL#、LRW、OER#控制左端口读、写操作的方式类似，不过右端口读出的数据放到指令总线上而不是数据总线上。

实验台上的OEL#由LRW经反相产生。

当CEL#=0且LRW=1时，左端口进行读操作，同时将读出的数据放到数据总线DBUS上。

当CER#=0且LRW=0时，在T3的上升沿开始进行写操作，将数据总线上的数据写入存储器。

实验台上已连接T3到时序发生器的T3输出。

实验台上OER#已固定接地，RRW固定接高电平，CER#由CER反相产生，因此当CER=1且LDIR=1时,右端口读出的指令在T4的上升沿打入IR 寄存器。