一种高速高宽带主从式采样保持电路丁浩;王建业;刘伟;熊永忠【摘要】基于0.13μm SiGe BiCM OS工艺设计并实现了一种新型高速高宽带主从式采样保持电路.该电路采用PM OS源极跟随器作输入级实现了直流耦合,使得低频、低偏置电压信号也可以被正常采样.采用Cherry-Hooper放大器将带宽提升至18 GHz.通过主从式采样结构和交叉耦合电容消除了信号馈通,使用互补三极管抵消了时钟馈通的影响,将无杂散动态范围控制在33～38 dB.对比结果表明,这种设计方案在带宽方面具有较大的优势,并且具有较高的采样率.【期刊名称】《西安电子科技大学学报（自然科学版）》【年(卷),期】2018(045)004【总页数】6页(P123-128)【关键词】高速高宽带;主从式采样;采样保持电路;信号馈通;时钟馈通;模数转换器【作者】丁浩;王建业;刘伟;熊永忠【作者单位】空军工程大学研究生院,陕西西安710000;成都聚利中宇科技有限公司,四川成都610200;空军工程大学研究生院,陕西西安710000;成都聚利中宇科技有限公司,四川成都610200;成都聚利中宇科技有限公司,四川成都610200【正文语种】中文【中图分类】TN432模数转换器(Analog-to-Digital Converter，ADC)是连接模拟世界与数字系统的桥梁．受通信高频化和软件无线电等技术的驱动，ADC呈现向高速方向发展[1-3]．采样保持放大器(Sample-and-Hold Amplifier，SHA)是高速ADC中最关键的部分．SHA通常放在ADC之前，在较短时间里完成采样一个模拟输入电压值的任务，把该电压值保持足够长的时间，由ADC在这段时间里完成量化和编码操作．SHA使得信号在转换阶段保持不变，削弱了时钟抖动/信号偏斜的影响，降低了ADC的设计难度．SHA设计的好坏将直接影响到整个ADC的最高采样率和带宽[4-9]．文中基于锗硅双极型互补金属氧化物半导体(SiGe Bipolar Complementary Metal Oxide Semiconductor，SiGe BiCMOS)工艺，设计了一种新型高速高宽带主从式采样保持电路，解决了单级采样保持电路只能在半个周期内保持信号的问题，同时提升了带宽，降低了信号馈通．1 电路结构分析文中设计的电路结构如图1所示．该电路包括主级(Master)和从级(Slave)两级．它们均由输入缓冲器、采样核心电路和输出缓冲器组成．输入缓冲器用于隔离输入信号与采样电容，设计时需要考虑带宽与线性度;采样核心电路由采样电容、采样开关和控制电路组成，其性能受到时钟馈通和电荷注入效应的影响; 输出缓冲器用于驱动后级电路，同时隔离后级电路与采样电容，保证采样精度．时钟缓冲器控制Master级与Slave级交替进行采样．Master级的跟踪(Track)信号对应Slave级的保持(Hold)信号，Master级的Hold信号对应Slave级的Track信号，即当Master级进行采样时，Slave级处于保持状态，Master的采样不影响最终的输出信号;当Master处于保持状态时，Slave级进入采样状态，它对Master保持的信号进行采样输出．由此可见，与单级采样保持电路相比，主从式采样保持电路在一个时钟周期内的输出都可以保持不变[4]．图1 主从式采样保持电路结构图在主从式采样结构中，Master与Slave可以分开设计．Master级主要用于提升采样带宽，Slave级用于提高隔离度，降低馈通．Master与Slave的串联使用，既可以保证带宽，又可以实现降低馈通的目的．两者的电路结构基本相同，只是考虑到信号馈通量与采样电容值成反比，Slave的采样电容值要大于Master的．2 电路设计2.1 输入缓冲器信号的耦合方式有交流(Alternating Current，AC)耦合和直流(Direct Current，DC)耦合．虽然交流耦合可以实现静态工作点的独立调节，但这一方面增大了芯片面积，另一方面使输入信号无法覆盖低频范围，故文中采用DC耦合．若选用N 沟道金属氧化物半导体(N-channel Metal Oxide Semiconductor，NMOS)晶体管，由于其阈值电压为正，只有在 VGS> VTH时才能正常工作，则偏置电压较低的信号无法使NMOS进入放大区．因此，文中选用P沟道金属氧化物半导体(P-channel Metal Oxide Semiconductor，PMOS)作输入级来实现直流耦合．图2 输入缓冲器图3 Cherry-Hooper放大器的小信号电路图输入缓冲器电路如图2所示，待采样信号由Vip/Vin输入，由V1p/V1n输出到采样核心电路的输入端．它由PMOS源极跟随器和Cherry-Hooper放大器组成．Cherry-Hooper放大器由Q3～Q8组成，是常用的宽带放大器结构．Q5和Q6的射极跟随器被用作反馈通道，使输出节点具有很低的电阻值，仅产生高频极值点，从而扩展了带宽，这就是Cherry-Hooper放大器扩展带宽的原理[5-6]．图3为Cherry-Hooper放大器的小信号电路图．假设 Rf+ re5> 2R1，计算可得，其小信号电压增益为其中，Q为品质因数，计算公式如下:根据小信号增益公式可以看出，该电路具有3个极点，第1项为高频极点，对带宽影响不大，剩余两个为共轭的双极点．此双极点公式复杂，难以直接分析，但仍可以从ω0中发现，带宽与反馈电阻Rf及负载电阻R2、R1关系密切．为防止输出出现大的振铃，一般要求Q≈ 1/31/2．可以发现，提高反馈电阻Rf可以提高增益，但会降低带宽；提高R2可以提高Q值，同时会造成带宽的减少，但是当满足 0< R2 R1< 2.5时，R2的变化对带宽影响不大，但可以显著提高增益[5-6]．经仿真，该输入缓冲器低频增益为 -1.698 dB，3 dB 带宽为 30 GHz，完全满足设计要求．图4 采样核心电路图2.2 采样核心电路采样核心电路如图4所示，主要由采样电容CH、采样开关和控制电路组成．信号由V1p/V1n输入，由V2p/V2n输出到输出缓冲器电路的输入端．当采样信号Track为高电平时，Q11和Q12导通，Q13和Q14截止，信号经过Q9和Q10被采样电容CH获得; 当保持信号Hold为高电平时，Q13和Q14导通，Q11和Q12截止，尾电流源的全部电流从输入缓冲器的R1和R2流过，在Q9和Q10基射极间产生较大压降，使其截止，电容上的电压不再受输入信号的影响，保持Q9和Q10截止前最后时刻的电压值不变[9-12]．～为与Q11～Q14互补的三极管，所接的控制信号是相反的，用于抵消时钟馈通．当采样信号在Track和Hold之间转换时，Q11～Q14的寄生电容上的电压会发生变化，进而引起电荷的转移．而寄生电容上的电压变化情况与Q11～Q14的相反，因此可以吸收或补偿掉Q11～Q14引起的电荷转移，避免了对采样电容的影响．理想情况下，当Q9和Q10截止时，信号无法到达电容，但由于基射极之间寄生电容Cbe的存在，有部分信号会耦合到采样电容上，造成采样误差．Cff 就是被用来消除这一馈通的电容．它们不是普通的金属电容，因为金属电容的容值会随工艺而改变，而Q9和Q10的寄生电容又受偏置条件的非线性影响，因此难以实现匹配．解决的方法是使用图中所示的串-并联结构来匹配Q9和Q10的基射极间寄生电容．理论上，当 Cff= Cbe时，馈通可以被完全抵消，但由于互连线会引入寄生电容，因此必须对Cff进行调整才能达到最佳抵消．采样开关的馈通量为VinCbeCH，可见采样电容越大，馈通越小．采样核心电路的带宽公式为: (gm9+ 1/ re9) CH或 (gm10+ 1/ re10) CH，可见过大的采样电容会降低响应速度，影响带宽．因此，为了在Master中获得较快的响应速度，应取较小的采样电容值; 为了在Slave中获得较小的馈通，采样电容应取较大的电容值．经仿真，取Master中 CH= 0.5 pF，Slave中 CH= 2.5 pF．图5 输出缓冲器电路2.3 输出缓冲器输出缓冲器一方面可以隔离后级电路与采样电容，保证采样精度，另一方面可以提升驱动能力，使后级电路(一般是ADC)正常工作．输出缓冲器电路如图5所示．出于带宽考虑，在输出缓冲器中也采用了Cherry-Hooper结构．为了满足偏置条件，将反馈回路中的异质结双极型晶体管(Heterojunction Bipolar Transistor，HBT)换成了金属氧化物半导体(Metal Oxide Semiconductor，MOS)管，将分压电阻换成了基极与集电极相连接的HBT，输入级由HBT换成了NMOS．Master与Slave级的输出缓冲器结构一致．Master级输出缓冲器的输出连接到Slave级输入缓冲器的输入端，而Slave级输出缓冲器的输出作为最终的采样结果提供给后级电路(一般是ADC)．图6 时钟缓冲器电路2.4 时钟缓冲器高频时钟信号一般为正弦波信号，有着较长的上升时间，若直接用于驱动采样核心电路会影响采样速度．为了减小这一影响，需要提高正弦波幅度，但会增加时钟产生电路的负担，增加功耗．因此，文中设计了时钟缓冲器，将正弦波信号转换为方波信号，缩短了上升时间．时钟缓冲器的另一作用是提高隔离度，降低外部时钟信号对采样电路的影响，提高带负载能力，确保采样核心电路中的控制电路能正常工作．时钟缓冲器电路如图6所示，它采用了两级“射极跟随器+共射极放大器”的结构．外部时钟信号由Clkp/Clkn输入，由Track/Hold端口输出，作为采样控制信号接入采样核心电路．时钟缓冲器在采样保持器中的作用十分重要，它的带宽影响最高采样率．仿真显示其带宽为 10.8 GHz，可以满足设计要求．3 实验结果分析采用0.13 μm SiGe BiCMOS工艺进行了流片．主从式采样保持电路与单级采样保持电路的微观照片如图7所示．主从式采样保持电路面积为2 029 μm× 1 088 μm，单级采保面积为1 165 μm× 880 μm，两者之比接近2∶1．芯片中所有模块表面均覆盖有顶层金属以隔离外界干扰．除时钟缓冲电路采用 2.5 V 供电外，其余模块均采用 3.3 V 电源供电．所有电源均通过滤波电容接到地，以提高电源纯净度．图7 芯片显微照片图8显示了主从式采样保持电路与单级采样保持电路的带宽．主从式采样保持电路的低频增益为 1.3 dB，3 dB 带宽为 18 GHz，而单级采样保持电路的低频增益为 0.7 dB，3 dB 带宽大于 20 GHz．这可以理解为Slave级带来了额外的增益，但它较大的采样电容却降低了带宽．图8 采样保持电路带宽(采样率为2GS/s)图9 主从式采样保持电路SFDR(采样率为2GS/s)从图9可以看出，在250 mV峰峰值电压的输入下，频率范围为0～5 GHz时，主从式采样保持电路的无杂散动态范围(Spurious Free Dynamic Range，SFDR)在 33～ 38 dB 范围内变化．这意味着在较宽的频带内，所设计的采样保持电路有着较高的动态性能．图10和图11分别为输入100 MHz和4.1 GHz信号时的采样输出频谱图，进一步说明了该采样保持电路良好的动态性能．由于频谱仪只有单端输入，因此此处测量的也是单端采样输出，而非差分输出．图10 输入信号为100MHz,采样率为2GS/s的输出频谱图图11 输入信号为4.1GHz,采样率为2GS/s的输出频谱图图12显示了输入信号为600 MHz时，采用和不采用耦合电容的情况下，保持模式下的信号馈通量．可以发现，耦合电容有效地抑制了输入信号及其谐波的馈通．图13显示了采样时钟为 2 GHz 时，采用和不采用互补三极管情况下的时钟馈通量．可以发现，时钟及其谐波的馈通在采用互补三极管时得到了有效抑制．图12 信号馈通量(输入信号为0.6GHz,-5dBm)图13 时钟馈通量(采样时钟为2GHz,5dBm)表1 采样保持电路性能对比文中文献[1]文献[3]文献[7]工艺0.13μm SiGe BiCMOSSiGe0.35μm SiGe BiCMOSSiGe HBT供电/V3.3/2.53.33.35.2面积/mm22.201.442.00采样率/(Sample·s-1)2G2G2G4G带宽/GHz18.00.97.010.0SFDR(dB@finHz)************************************功耗/mW1100550726550 表1将文中采样保持电路与其他文献的性能进行了比较．由于实验条件限制，只能测试到 2 GS/s 采样率，实际可达到的采样率应该更高．可以发现，文中的设计在带宽上具有明显优势，采样率和无杂散动态范围性能也较为优越．4 结束语文中设计了一种新型的高速采样保持电路，采用PMOS实现了直流耦合，利用Cherry-Hooper放大器提升了采样带宽，使用主从式采样结构降低了杂散程度．实验结果表明，该电路采样率为 2 GS/s，具有 18 GHz 带宽，32 dB 以上无杂散动态范围，性能较为优越，可以满足超高速ADC的应用要求，具有很强的发展潜力．未来的研究重点将集中在提升采样率，同时进一步提高无杂散动态范围，获得更高的采样精度．参考文献：【相关文献】[1] CASCELLA D, AVITABILE G, CANNONE F, et al. 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![用于高速和交错的ADC的跟踪和保持电路[发明专利]](https://img.taocdn.com/s1/m/b781ecdea32d7375a517808d.png)
