东华理工大学EDA期末试题

精品文档一、单项选择题（30分）9．嵌套使用IF语句，其综合结果可实现 A 。

A．带优先级且条件相与的逻辑电路1．以下描述错误的是 C B．条件相或的逻辑电路C．三态控制电路是A．QuartusIIAltera提供的FPGA/CPLD集成开发环境D．双向控制电路10．在VHDLAlteraB．是世界上最大的可编程逻辑器件供应商之一语言中，下列对时钟边沿检测描述中，错误的是 D 。

A．if clk'event and clk = ‘1' then B．if falling_edge(clk) then 前一代C．MAX+plusII是AlteraFPGA/CPLD集成开发环境QuartusII的更C．if clk'event and clk = ‘0' then 新换代新产品D．if clk'stable and not clk = ‘1' then11．下列那个流程是正确的基于．DQuartusII完全支持VHDL、Verilog的设计流程EDA软件的FPGA / CPLD设计流程 BA．原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试开发工具中的专用综合器的是2．以下工具中属于FPGA/CPLD BB．原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试C ．Active HDL D．QuartusII Leonardo Spectrum ．AModelSim B．C．原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；．3以下器件中属于Xilinx 公司生产的是 C/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试D．BMAX系列器件．原理图A．ispLSI系列器件）语句的语句结构及语法规则语言中，下列对进程（PROCESS系列器件C．XC9500系列器件D．FLEX 12．在VHDL 。

A 的描述中，正确的是以下关于信号和变量的描述中错误的是4． B为一无限循环语句；敏感信号发生更新时启动进程，执行完．．信号是描述硬件系统的基本数据对象，它的性质类似于连接线PROCESSAA ．信号的定义范围是结构体、进程B 成后，等待下一次进程启动C．除了没有方向说明以外，信号与实体的端口概念是一致的B．敏感信号参数表中，应列出进程中使用的所有输入信号CD．在进程中不能将变量列入敏感信号列表中．进程由说明部分、结构体部分、和敏感信号参数表三部分组成D．当前进程中声明的变量也可用于其他进程以下关于状态机的描述中正确的是5． BB MooreA．型状态机其输出是当前状态和所有输入的函数13．下列语句中，不属于并行语句的是语句B．CASE 型的输出变化要领先一个时钟周期型状态机相比，．与BMooreMealy A．进程语句…语句…ELSE D．WHEN ．元件例化语句MealyC．型状态机其输出是当前状态的函数 C设计现行工作VHDL语言共支持四种常用库，其中哪种库是用户的14．以上都不对D ．VHDL B 下列标识符中，．库是不合法的标识符。

老师发话了。

EDA考试题目：大题第一题考奇数分频，名称解释考：SOPC，期中考的TTL和coms的连接方式不考大题第一题考奇数分频，名称解释考：SOPC，期中考的TTL和coms的连接方式不考1、IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为____A___。

A .软IP B.固IP C.硬IP D.都不是2、综合是EDA设计流程的关键步骤，在下面对综合的描述中，___D_是错误的。

A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。

3、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是_C。

A.FPGA是基于乘积项结构的可编程逻辑器件；B.FPGA是全称为复杂可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。

4、进程中的变量赋值语句，其变量更新是___A__。

A.立即完成；B.按顺序完成；C.在进程的最后完成；D.都不对。

5、VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述__D__。

A.器件外部特性；B.器件的综合约束；C.器件外部特性与内部功能；D.器件的内部功能。

6、不完整的IF语句，其综合结果可实现_A___。

A. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态控制电路7、在VHDL语言中，下列对时钟边沿检测描述中，错误的是___D____。

《EDA技术基础》期末考核在下面设计题目中任选一个，在Quartus II环境下用VHDL语言完成电路的设计和仿真，并提交一份设计报告，作为本门课程期末成绩。

设计题目：（任选其一）1、完成一个8*8的点阵驱动电路的设计，要求分屏显示自己的姓名。

2、设计一个电子数字闹钟，具体功能如下：①时钟信号周期为1s；②能够设置时钟时间，时钟时间可以是24小时制或者12小时制（若设计为12小时制，要求指示出am/pm)；③能设置闹钟时间，达到设置时间时，闹铃响一分钟结束；④掉电或上电时，时钟显示为00：00，要求设置时间。

3、设计一个波形发生器电路，要求可以实现三种波形。

具体要求如下：①设计一个控制电路，能控制D/A器件工作；②要求产生三种波形：正弦波形、锯齿波形及一种自己定义的波形；③设计的控制电路在产生这三种波形时，控制电路输出的数值都在0~255。

4、设计一个电压测量电路。

具体要求如下：①设计一个控制电路，能驱动A/D器件工作；②将测量的结果显示在二位的数码管上。

具体要求：1、详细描述要完成的功能，给出总体框图；2、针对要完成的功能，选用合适的外围芯片或者器件（要求给出外围器件具体的说明），针对所选器件来完成电路的设计；3、划分模块，画出功能模块框图，并对各模块要完成的功能作出说明；4、完成程序时，对所设端口、变量要有详细说明，程序应该按模块或进程进行说明；5、仿真时，对于仿真波形设置要合理(即能够说明所有实现或者所验证的功能），对仿真结果要有详细的分析和说明；6、将设计电子档命名为“学号+姓名”，在第十周周末前发到我的邮箱：vrwen0601@。

设计报告按上述要求完成后由学习委员在第十一周周五下午统一交给我。

特别注意：提交的程序或报告如果发现有重复的，根据重复率来给成绩。

附带：一.问答题1信号赋值语句在什么情况下作为并行语句？在什么情况下作顺序语句？信号赋值和变量赋值符号分别是什么？两种赋值符号有什么区别？•信号赋值语句在进程外作并行语句，并发执行，与语旬所处的位逢无关。

信号赋值语何在进程内或了程序内做顺序语何，按顺序执行，与语句所处的位置冇关。

•信号赋值符号为“<=”变量赋值用“：二”。

信号赋值符号用于信号赋值动作，不立即生效。

变疑，赋值符号用于变量赋值动作，立即生效。

2进程的敏感信号表指的是什么？简述敏感信号表在进程中的作用？•进程的“敏感信号表”也称做感表, 是进程的激活条件，可山一个或多个信号组成，各信号间以“，”号分隔。

当敏感信号表中的任一个信号有事件发生，即发生任意变化，此时，进程被激活，进程中的语句将从上到下逐句执行一遍，当最后一条语何执行完毕Z后,进程即进入等待挂起状态，直到下一次敏感表中的信号有事件发生，进程再次被激活，如此循环往复。

3什么是库、程序包、子程序、过程调用和函数调用？•库和程序包用來描述和保存元件、类型说明和子程序等，以便在其它设计中通过其目录可査询、调用。

子程序由过程和两数组成。

在子程序调用过程屮，过程能返回多个变量，函数只能返回一个变量。

若子程序调用的是一个过程，就称为过程调用，若子程序调用的是一个函数，则称为函数调用。

过程调用、两数调用都是子程序调川。

改错题1.已知sei 为STD LOGTC VECTOR (1 DOWNTO 0) 类型的信号,而a、b、c、d、q均为STD_LOGIC 类型的信号，请判断下面给出的CASE语句程序片段：•CASE sei IS•WHEN “00” =>q<=a；•WHEN “01”=>q<=b；•WHEN "10”=>q<=c：•WHEN “11”=>q<=d；•END CASE；•答案：CASE语句缺“WHEN OTHERS”语句。

eda技术实用教程期末考试题及答案一、选择题（每题2分，共20分）1. EDA技术中，FPGA代表的是（）。

A. 现场可编程逻辑阵列B. 现场可编程门阵列C. 现场可编程逻辑器件D. 现场可编程门器件答案：B2. 在EDA技术中，VHDL是一种（）。

A. 硬件描述语言B. 软件描述语言C. 系统描述语言D. 网络描述语言答案：A3. 下列哪个不是EDA工具的主要功能（）。

A. 逻辑综合B. 电路仿真C. 代码编译D. 布局布线答案：C4. 在VHDL中，下列哪个关键字用于定义并行语句（）。

A. ifB. beginC. loopD. process答案：B5. 在EDA技术中，用于测试和验证数字电路的EDA工具是（）。

A. 逻辑综合工具B. 电路仿真工具C. 布局布线工具D. 测试生成工具答案：B6. 下列哪个不是FPGA的配置方式（）。

A. 在系统可编程B. 串行配置C. 并行配置D. 网络配置答案：D7. 在VHDL中，用于定义信号的关键字是（）。

B. constantC. signalD. type答案：C8. 在EDA技术中，用于描述数字电路行为的模型是（）。

A. 结构模型B. 数据流模型C. 行为模型D. 混合模型答案：C9. 在VHDL中，下列哪个关键字用于定义过程（）。

A. procedureB. functionD. entity答案：C10. 在EDA技术中，用于优化电路性能的EDA工具是（）。

A. 逻辑综合工具B. 电路仿真工具C. 布局布线工具D. 测试生成工具答案：C二、填空题（每题2分，共20分）1. EDA技术中的“EDA”代表的是______、______和______。

答案：电子设计自动化2. VHDL中的并发语句包括______、______、______和______。

答案：信号赋值、条件信号赋值、选择信号赋值、元件实例化3. 在FPGA设计中，______是用于存储配置数据的非易失性存储器。

EDA期末考试试卷期末考试《EDA》试卷A一、填空题：(每空1分，共20分)1、一般把EDA技术的发展分为、和三个阶段。

2、VHDL的全称是3、VHDL年正式推出，是目前标准化程度最高的硬件描述语言。

4、一个完整的VHDL设计实体由、和等部分构成。

5、VHDL组成。

6、VHDL字符是以括起来的数字、字母和数字。

7、VHDL，只能在进程、函数和过程中声明和使用。

8、VHDL顺序语句只出现在、和中，是按程序书写的顺序自上而下、一条一条地执行。

9、VHDL子程序有和两种类型。

10、在VHDL二、选择题：(每小题2分，共10分)1、用VHDL语言描写的的源程序文件后缀为（）A.某.wdfB.某.gdfC.某.vhdD.某.ym2、IEEE与1987年公布了VHDL的语法标准为（）A.IEEESTD1076_1987B.RS232C.IEEE.STD_LOGIC_1164D.IEEESTD1076_19933、一个实体可以拥有一个或者多个（）。

A.设计实体B.结构体C.输入D.输出4、在下列标识符中，（）是VHDL合法标识符。

A.4h_addeB.h_adde_C.h_addeD._h_adde5、在VHDL中，为目标变量的赋值符号为（）A.=：B.=C.：=D.《=三、简答题：(每题5分，共20分)12、变量赋值语句与信号赋值语句的区别？3、PROCESS语句的特点。

4、if语句包括哪几种类型？写出每种类型的语法格式。

四、程序改错：(找出错误并改正，找出每处错误1分，改正1分共20分)1、architecturertloftartiProceclkignalcount:integerrange0to7;beginif(clk'eventandclk='1')count<=count+1;if(count=0)thencarryout<=1;elecarryout<='0';endif;endproce;endrtl;2、libraryieee;ueieee_td_logic_1164.all;entitydm(a,b:intd_logic;c:outtd_logic)endmd;architecturelifordmibeginc:=aandb;五、编程题：(第1题6分，第2题6分，第3题9分，第4题9分，共30分)1、利用VHDL语言描述一个三态门电路2、利用VHDL语言描述4位二进制数据比较器3、利用VHDL语言描述一个同步置位、复位的D触发器4、利用VHDL语言设计一个分频系数为16的分频器期末考试《EDA实验》试卷B一、填空题：(每题6分，共30分)1、常用的设计输入方式有、2、库提供了基本的逻辑元器件。

（完整版）EDA期末考试题02五、阅读下列VHDL程序，画出相应ＲＴＬ图：（10分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TRIS ISPORT ( CONTROL : IN STD_LOGIC;INN : IN STD_LOGIC;Q : INOUT STD_LOGIC;Y : OUT STD_LOGIC );END TRIS;ARCHITECTURE ONE OF TRIS ISBEGINPROCESS (CONTROL, INN, Q)BEGINIF (CONTROL = '0') THENY <= Q;Q <= 'Z';ELSEQ <= INN;Y <= 'Z';END IF;END PROCESS;END ONE;六、写VHDL程序：（20分）1. 试描述⼀个带进位输⼊、输出的8位全加器端⼝：A、B为加数，CIN为进位输⼊，S为加和，COUT为进位输出LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADDER8 ISPORT (A, B : IN STD_LOGIC_VECTOR (7 DOWNTO 0);CIN : IN STD_LOGIC;COUT : OUT STD_LOGIC;S : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );END ADDER8;ARCHITECTURE ONE OF ADDER8 ISSIGNAL TS : STD_LOGIC_VECTOR (8 DOWNTO 0);BEGINTS <= (‘0’ & A) + (‘0’ & B) + CIN;S <= TS(7 DOWNTO 0);COUT <= TS(8);END ONE; 2. 看下⾯原理图，写出相应VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MYCIR ISPORT (A, CLK : IN STD_LOGIC;C, B : OUT STD_LOGIC );END MYCIR;ARCHITECTURE BEHAV OF MYCIR ISSIGNAL TA : STD_LOGIC;BEGINPROCESS (A, CLK)BEGINIF CLK’EVENT AND CLK = ‘1’ THENTA <= A;B <= TA;C <= A AND TA;END IF;END PROCESS;END BEHAV;七、综合题（20分）下图是⼀个A/D 采集系统的部分，要求设计其中的FPGA 采集控制模块，该模块由三个部分构成：控制器（Control ）、地址计数器（addrcnt ）、内嵌双⼝RAM （adram ）。

密 封 线 内 不 得 答题班级 学号姓名赣 南 师 范 学 院2010—2011学年第一学期期末考试试卷（A 卷）（闭卷）年级 2008 专业 电子科学与技术 （本）课程名称 EDA 技术基础2、学生答题前将密封线外的内容填写清楚，答题不得超出密封线；3、答题请用蓝、黑钢笔或圆珠笔。

一、单项选择题（30分，每题2分） 1．以下关于适配描述错误的是 BA ．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件B ．适配所选定的目标器件可以不属于原综合器指定的目标器件系列C ．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真D ．通常，EDAL 软件中的综合器可由专业的第三方EDA 公司提供，而适配器则需由FPGA/CPLD 供应商提供2．VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。

A ．器件外部特性B ．器件的综合约束C ．器件外部特性与内部功能D ．器件的内部功能 3．下列标识符中， B 是不合法的标识符。

A ．State0B ．9moonC ．Not_Ack_0D ．signall 4．以下工具中属于FPGA/CPLD 集成化开发工具的是 DA ．ModelSimB ．Synplify ProC ．MATLABD ．QuartusII5．进程中的变量赋值语句，其变量更新是 A 。

A ．立即完成B ．按顺序完成C ．在进程的最后完成D ．都不对 6．以下关于CASE 语句描述中错误的是 AA ．CASE 语句执行中可以不必选中所列条件名的一条B ．除非所有条件句的选择值能完整覆盖CASE 语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>”C ．CASE 语句中的选择值只能出现一次D ． WHEN 条件句中的选择值或标识符所代表的值必须在表达式的取值范围7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B A ．STD_LOGIC_ARITHB ．STD_LOGIC_1164C ．STD_LOGIC_UNSIGNEDD ．STD_LOGIC_SIGNED 8．基于EDA 软件的FPGA / CPLD 设计流程为：原理图/HDL 文本输入→ A →综合→适配→时序仿真→编程下载→硬件测试。

第1页（共5页）班级 学号 姓名密 封 线 内 不 得 答 题一、单项选择题（30分，每题2分） 1．以下关于适配描述错误的是 BA ．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件B ．适配所选定的目标器件可以不属于原综合器指定的目标器件系列C ．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真D ．通常，EDAL 软件中的综合器可由专业的第三方EDA 公司提供，而适配器则需由FPGA/CPLD 供应商提供2．VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。

A ．器件外部特性B ．器件的综合约束C ．器件外部特性与内部功能D ．器件的内部功能 3．下列标识符中， B 是不合法的标识符。

A ．State0B ．9moonC ．Not_Ack_0D ．signall4．以下工具中属于FPGA/CPLD 集成化开发工具的是 DA ．ModelSimB ．Synplify ProC ．MA TLABD ．QuartusII 5．进程中的变量赋值语句，其变量更新是 A 。

A ．立即完成B ．按顺序完成C ．在进程的最后完成D ．都不对6．以下关于CASE 语句描述中错误的是 AA ．CASE 语句执行中可以不必选中所列条件名的一条B ．除非所有条件句的选择值能完整覆盖CASE 语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>”C ．CASE 语句中的选择值只能出现一次D ． WHEN 条件句中的选择值或标识符所代表的值必须在表达式的取值范围7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B A ．STD_LOGIC_ARITH B ．STD_LOGIC_1164C ．STD_LOGIC_UNSIGNEDD ．STD_LOGIC_SIGNED8．基于EDA 软件的FPGA / CPLD 设计流程为：原理图/HDL 文本输入→ A →综合→适配→时序仿真→编程下载→硬件测试。

（这个内容不要）5•流水线设讣是一种优化方式，下列哪一项对资源共享描述正确.DlP 嘉应学院电子信息工程学院考试题样题（A卷）时间：120分钟＜2009年6月）考试形式:闭卷一、选择题（20分）1・下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程：（B）A.原理图/HDL文本输入f适配一综合一功能仿真一编程下载一硬件测试B.原理图用DL文本输入一功能仿真一综合一适配一编程下载f fl®件测试C.原理图用DL文本输入一功能仿真一综合一编程下载一f适配®件测试:D.原理图/HDL文本输入一功能仿真f适配一编程下载一综合一fig件测试6.A.而积优化方法,B.速度优化方法,C.而积优化方法,D・速度优化方法,不会有速度优化效果不会有而积优化效果可能会有速度优化效果可能会有而积优化效果在VHDL语言中，下列对时钟边沿检测描述中，错误的是 DA.B.C.ifelk* event and elk = T thenfal1ing_edge(elk) thenelk* event and elk = © thenD. if elk* stable and not elk =then7状态机编码方式中•其中 C 占用触发器较多，但英实现比较适合FPGA的应用A・状态位直接输出型编码2.综合是EDA设讣流程的关键步骤，综合就是把抽象设讣层次中的一种表示转化成另一种表示的过程：在下而对综合的描述中， C 是错误的。

A・综合就是将电路的髙级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件:B・C,D・顺序编码一位热码编码以上都不是子系统设计优化・主要考虑提高资源利用率减少功耗（即而积优化），以及提髙运行速B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约朿:度（即速度优化）：指出下列那种方法是速度优化 A C.综合是纯软件的转换过程，与器件硬件结构无关;A・流水线设计 B.资源共享3・D. 综合可理解为，将软件描述与给世的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。

eda期末考试题目及答案一、选择题（每题2分，共20分）1. EDA（电子设计自动化）的主要功能是什么？A. 电路设计B. 电路仿真C. 电路测试D. 所有以上选项2. 在EDA中，HDL指的是什么？A. 高级设计语言B. 硬件描述语言C. 硬件开发语言D. 硬件描述逻辑3. 下列哪个不是EDA工具的主要组成部分？A. 原理图编辑器B. 仿真器C. 编译器D. 汇编器4. 在EDA中，FPGA代表什么？A. 现场可编程门阵列B. 固定可编程门阵列C. 功能可编程门阵列D. 快速可编程门阵列5. 以下哪个是EDA设计流程中的必要步骤？A. 原理图绘制B. 电路板布局C. 焊接D. 电路测试二、填空题（每空2分，共20分）6. 常见的EDA软件有______、______和______。

答案：Cadence, Altium Designer, Mentor Graphics7. 在EDA中，______是一种用于设计和验证数字电路的图形化编程语言。

答案：VHDL8. EDA工具可以帮助工程师进行______和______。

答案：设计优化，性能分析9. 与ASIC相比，FPGA的优点是______和______。

答案：灵活性高，开发周期短10. 在EDA设计中，布局和布线是实现______的关键步骤。

答案：电路板物理结构三、简答题（每题10分，共30分）11. 简述EDA在现代电子设计中的重要性。

答案：EDA在现代电子设计中的重要性体现在它能够提高设计效率，降低成本，缩短产品上市时间，同时提高设计的可靠性和可维护性。

12. 解释什么是仿真，并说明在EDA设计流程中仿真的作用。

答案：仿真是一种模拟实际电路在不同条件下行为的技术。

在EDA 设计流程中，仿真用于验证设计的正确性，预测电路的性能，以及发现潜在的问题，从而在实际制造之前进行必要的修改。

13. 描述FPGA与ASIC在应用上的主要区别。

答案：FPGA是一种可编程的硬件，可以在设计完成后重新配置，适用于需要快速原型开发和灵活设计调整的场景。

EDA期末试卷及答案B.综合的输出是一个网表，包括逻辑门和它们之间的连接关系；C.综合的目的是将高层次的抽象设计转化为低层次的逻辑电路；D.综合只能在设计输入完成后进行，不能在设计实现和实际设计检验阶段进行。

一、填空题1.EDA技术的发展可分为MOS时代、CMOS时代和ASIC三个阶段。

2.EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四个步骤。

3.EDA设计输入主要包括图形输入、HDL文本输入和状态机输入。

4.时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为功能仿真。

5.VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的。

6.设计结束后必须进行仿真，以检查设计文件的正确性。

7.EDA方式设计实现的电路设计文件最终可以编程下载到FPGA和CPLD芯片中，完成硬件设计和验证。

8.MAX+PLUS的文本文件类型是“.vhd”。

9.在PC上利用VHDL进行项目设计时，不允许在根目录下进行，必须在根目录为设计建立一个工程目录（即文件夹）。

10.VHDL源程序的文件名应与实体名相同，否则无法通过编译。

二、选择题：11.在EDA工具中，能完成在目标系统器件上布局布线软件称为“适配器”。

12.执行MAX+PLUSⅡ的“TimingAnalyzer”命令可以精确分析设计电路输入与输出波形间的延时量。

13.VHDL常用的库是“XXX”。

14.“PROCESS语句”既是并行语句又是串行语句。

15.在VHDL中，用语句“clock’EVENT AND clock=’0’”表示clock的下降沿。

16.IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为“胖IP”。

17.综合是EDA设计流程的关键步骤，在下面对综合的描述中，“综合只能在设计输入完成后进行，不能在设计实现和实际设计检验阶段进行”是错误的。

eda期末考试试卷EDA期末考试试卷一、选择题（每题2分，共20分）1. EDA是指：A. 电子设计自动化B. 电子数据交换C. 电子文档分析D. 电子设备应用2. 在EDA工具中，用于绘制电路原理图的软件通常被称为：A. PCB DesignerB. Schematic CaptureC. Logic SimulatorD. Layout Editor3. 下列哪个不是数字逻辑门的基本类型：A. ANDB. ORC. NOTD. XOR4. 以下哪个是EDA工具中用于模拟电路行为的软件：A. VHDLB. VerilogC. RTL SimulatorD. PCB Router5. 在设计一个数字电路时，以下哪项不是设计流程的一部分：A. 需求分析B. 原理图绘制C. 电路板设计D. 手工焊接6. FPGA代表：A. 现场可编程门阵列B. 固定门阵列C. 通用门阵列D. 专用集成电路7. 在VHDL或Verilog中，以下哪个关键字用于定义一个过程：A. processB. moduleC. functionD. package8. 以下哪个是EDA工具中用于生成电路板布局的软件：A. Schematic CaptureB. Layout EditorC. PCB DesignerD. Logic Simulator9. 在数字电路设计中，同步设计和异步设计的主要区别在于：A. 使用的逻辑门类型B. 电路的复杂性C. 时钟信号的使用D. 电路的功耗10. 下列哪个不是常用的PCB设计软件：A. Altium DesignerB. EagleC. KiCadD. MATLAB二、简答题（每题10分，共30分）1. 简述EDA工具在电子设计过程中的作用和重要性。

2. 解释什么是信号完整性，并讨论它在高速电路设计中的重要性。

3. 描述一个典型的数字电路设计流程，并解释每个步骤的目的。

三、计算题（每题15分，共30分）1. 给定一个简单的数字逻辑电路，包含两个输入A和B，一个输出Y。

东华理工大学EDA期末真题教材：数字系统设计与V erilog HDL（第四版）王金明编著大三电子信息工程专业（2013年）一．填空题（20分）1.基于EDA技术的设计中，有两种设计思路：课本第4页2.Verilog HDL中的三类常量：课本122页3.块语句包括：课本142页4.状态机包括的三个对象：课本197页5.行为语句包括：二．简答题（20分）1.Verilog HDL有哪三种描述方式描述逻辑电路？以及三种描述方式的特点（10分）2.全等与相等的区别（10分）三．程序填空题（40分）1.移位寄存器（10分,毎空5分）Module shift16 (din,clk,clr,dout);Input clk,clr; input [15;0]din; output reg [15:0] dout;Always @(posedge clk)Begin if(clr) dout<=16‘b00;Else beginDout<=？；？<=din[15];Endendendmodule2.两个8位数相乘（10分,毎空5分）（课本153页）Module mult_for (outcome,a,b);input[7:0] a,b; output[16:1]outcome;integer i:always @(a or b)begin outcome<=0;for(i=1;i<？;i=i+1)if(b[i]) outcome<=？;endendmodule3. 15人表决器（10分，毎空5分）（课本153页）; Module vote15 (pass,vote);Input [15:1] vote; output reg pass;Reg [3:0] sum; integer i;Always @(vote)Begin sum=0;For(i=1;i<=15;i=i+1)If(vote[i]) ？;If(sum[？]) pass=1;Else pass=0;Endendmodule4. 考过程赋值语句（10分）自己去看书，阻塞赋值，非阻塞赋值。

eda期末考试题及答案EDA期末考试题及答案一、选择题（每题2分，共20分）1. EDA代表的是：A. 电子设计自动化B. 电子数据交换C. 电子文档管理D. 电子设备分析答案：A2. 在EDA中，HDL指的是：A. 高级硬件描述语言B. 硬件描述语言C. 硬件设计语言D. 硬件开发语言答案：B3. 下列哪个不是EDA工具的常见功能？A. 仿真B. 布局C. 布线D. 编程答案：D4. FPGA代表的是：A. 现场可编程门阵列B. 固定可编程门阵列C. 功能可编程门阵列D. 快速可编程门阵列答案：A5. VHDL是一种：A. 编程语言B. 硬件描述语言C. 数据库语言D. 操作系统答案：B6. 以下哪个是EDA软件的典型应用？A. 网页设计B. 游戏开发C. 电子电路设计D. 办公自动化答案：C7. 在EDA设计流程中，综合是指：A. 将设计从逻辑级别转换为门级别B. 将设计从门级别转换为晶体管级别C. 将设计从晶体管级别转换为物理布局D. 将设计从物理布局转换为最终产品答案：A8. 下列哪个是EDA设计中的错误？A. 功能错误B. 语法错误C. 布局错误D. 所有选项都是答案：D9. 以下哪个不是EDA设计中的测试类型？A. 功能测试B. 性能测试C. 压力测试D. 代码测试答案：D10. 在EDA中，后仿真分析是指：A. 在仿真之前进行的分析B. 在仿真之后进行的分析C. 在仿真过程中进行的分析D. 不进行任何分析答案：B二、简答题（每题10分，共30分）1. 请简述EDA在电子设计中的重要性。

答案：EDA（电子设计自动化）是现代电子设计不可或缺的工具，它允许设计师使用软件工具来设计和验证电子系统，从而提高设计效率，减少错误，加快产品上市时间，并且可以设计出更复杂、更高性能的电子系统。

2. 描述一下在EDA设计流程中，仿真的作用是什么？答案：在EDA设计流程中，仿真是一个关键步骤，它允许设计师在实际制造电路之前验证设计的功能和性能。

第一部分：填空题1.一般把EDA技术的发展分为CAD、CAE和EDA三个阶段，并向着ESDA方向发展。

2.EDA技术在应用设计领域主要包含哪四个方面的内容（1）HDL （2）PLD（3）EDA工具软件（4）EDA开发系统。

3．EDA技术的基本特征（1）自顶向下的设计方法；（2）采用硬件描述语言；（3）高层综合和优化；（4）并行工程；（5）开放性和标准化。

4．当前最流行的并成为IEEE标准的硬件描语言是V HDL和Verilog-HDL。

5．什么是PLD？答： PLD，Programmable-Logic-Device，即可编程逻辑器件。

是一种具有内建结构、由用户编程以实现某种逻辑功能的新型逻辑器件。

6．SPLD的基本结构框图是什么？7．一般CPLD器件至少包含可编程逻辑宏单元，可编程I/O单元和可编程内部连线3种基本结构。

一般FPGA器件至少包含可编程逻辑功能块/CLB、IOB/可编程I/O块和PI/可编程内部互连三类可编程资源。

8．用PROM完成半加器/全加器的示意图。

9．使用方框图示意出采用硬件描述语言设计硬件电路进行由上而下的设计的三个层次为：10．可编程逻辑器件的发展趋势在哪5个方面（1）向更大规模、更高集成度的片上系统方向发展（2）向低电压、低功耗的绿色器件方向发展（3）向更高速可预测延时的方向发展（4）向在PLD内嵌入多种功能模块的方向发展（5）向模数混合可编程的方向发展11．目前，在PLD器件制造与生产领域的三大公司为Altera、Xilinx和Lattice 12．FPGA的发明者是Xilinx公司；ISP编程技术的发明者是Lattice公司。

13、目前常见的可编程逻辑器件的编程和配置工艺包括基于E2PROM/Flash技术、基于SRAM查找表的编程单元和基于反熔丝编程单元。

14、基于EPROM、E2PROM和快闪存储（flash）器件的可编程器件，在系统断电后编程信息不丢失15、采用SRAM结构的的可编程器件，在系统断电后编程信息丢失16、V erilog-HDL于1983年推出，是在C语言的基础上演化而来的。

最新EDA期末考试试卷及答案资料精品文档一、适配器的功能是在指定的目标设备中配置合成器生成的网表文件，以生成最终下载文件b．适配所选定的目标器件可以不属于原综合器指定的目标器件系列c、自适应完成后，自适应生成的仿真文件可用于精确的定时仿真。

D.一般来说，edal软件中的合成器可以由专业的第三方EDA公司提供，而适配器需要由FPGA/CPLD供应商提供2．vhdl语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述d。

a、设备的外部特征B.设备的综合约束C.设备的外部特征和内部功能D.设备的内部功能3。

在以下标识符中，B是非法标识符。

a．state0b、 9moonc.不u确认u0d．signall4.在以下工具中，D属于FPGA/CPLD集成开发工具a．modelsimb．synplifyproc．matlabd．quartusii5．进程中的变量赋值语句，其变量更新是a。

a、立即完成B.按顺序完成C.在过程结束时完成D.没有一个是正确的6．以下关于case语句描述中错误的是aa．case语句执行中可以不必选中所列条件名的一条b、除非所有条件句的选择值都能完全覆盖case语句中表达式的值，否则最后一个条件句的选择必须加上最后一句“when others=>”c．case语句中的选择值只能出现一次D.在条件语句中的选择值或标识符所表示的值必须位于表达式的中间。

精品文档值范围7．以下哪个程序包是数字系统设计中最重要最常用的程序包ba．std_logic_arithb．std_logic_1164c、标准逻辑无符号d．std_logic_signed8.基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→ A.→ 合成→ 改编本→ 定时模拟→ 编程下载→ 硬件测试。

a、功能模拟B.逻辑综合C.配置d．引脚锁设置9．不完整的if语句，其综合结果可实现da、三态控制电路B.条件相位逻辑电路或c．双向控制电路d、顺序逻辑电路10。