FPGA学习笔记之引脚分配

fpga定义引脚位置和电气标准
FPGA的引脚位置和电气标准是由FPGA芯片制造商定义的。

每个FPGA芯片都有一组特定的引脚，它们的位置和功能都是根据芯片的设计和用途来确定的。

在FPGA设计中，引脚的位置是一个重要的考虑因素。

引脚的位置决定了与其他芯片或电路板的连接方式。

通常，FPGA的引脚按照特定的排列方式布局，以便于与其他组件进行连接。

电气标准是FPGA设计中另一个重要的考虑因素。

FPGA的引脚具有特定的电气特性，例如电压、电流和电阻等。

在FPGA设计中，需要根据引脚的电气特性来配置引脚的功能和连接方式。

在具体的FPGA芯片中，每个引脚都有自己的名称和编号，并且具有特定的功能。

根据引脚的功能，可以将它们分为不同的类型，例如输入引脚、输出引脚、双向引脚等。

每个引脚都具有特定的电气标准，例如电压范围、电流大小等。

在FPGA设计中，可以通过软件工具来配置引脚的位置和电气标准。

通常，FPGA设计软件会提供一个引脚编辑器，用于配置每个引脚的位置和电气特性。

用户可以通过编辑器来设置每个引脚的名称、编号、功能、电压范围、电流大小等参数。

FPGA的引脚位置和电气标准是由芯片制造商定义的，并且在FPGA设计中需要进行配置和调整，以便于实现特定的功能和满足特定的电气要求。

2021/2/10笔记一：分配引脚的四种方法：〔Quartus II 13.0sp1 (64-bit)〕1、常规方法，利用Pin Planner命令，适用于引脚使用比拟少的工程，简洁方便；2、使用.csv文件进行引脚分配：步骤一：利用记事本新建一个.csv的格式文件，内容格式如图下列图所示，然后保存；步骤二：选择菜单栏Assignments-->Import Assignment,添加刚刚生成的文件路径；步骤三：点击OK，引脚分配完成。

注意：.csv文件保存路径不要有中文，建议保存在工程文件夹下。

3、使用.qsf文件进行引脚分配：步骤一：在Quartus II中翻开.qsf文件〔系统默认生成.qsf文件，默认保存在该工程文件夹下〕步骤二：添加以下格式内容，格式如下列图所示；步骤三：点击保存，引脚分配完成。

4、使用.tcl文件进行引脚分配：步骤一：生成.tcl文件，选择菜单栏Project-->Generate Tcl File For Project,点击OK,默认保存路径为该工程文件夹；步骤二：添加以下格式内容，格式和.qsf文件格式一致；步骤三：选择菜单栏Tool-->Tcl Scripts，选择生成的.tcl文件，点击Run，引脚分配完成。

说明：在实际的应用过程中，我们应该根据工程的子模块个数和引脚的使用多少来选择适宜的引脚分配方式，笔者总结了以下几条：〔不喜勿喷，还望多多赐教〕1、工程中使用的引脚数为个位数时，并且特别少，建议使用常规方法，利用Pin Planner 命令进行引脚分配；2、文件进行引脚分配；如下图，.tcl文件中标识符和变量名已经给出，只需要输入对应引脚，比拟方便。

在多子模块的情况下，.tcl文件中没有给出标识符和变量名，这点需要注意。

3、多个子模块，使用引脚众多的情况下，利用.tcl文件、.csv文件和.qsf文件进行引脚分配大同小异，不过个人更喜欢利用.csv文件进行引脚分配，因为格式相对简单。

第二种：建立TCL文件进行管脚分配。

这种方法比较灵活，是比较常用的。

这种方法具有分配灵活，方便快捷，可重用性等多方面优点。

方法如下：选择Projects菜单项，并选择Generate tcl file for project选项，系统会为你自动生成相应文件，然后你只要向其中添加你的分配内容就可以了。

还有一种方法就是直接用new ，新建一个TCL文件即可，具体不再细讲。

下面是我分配的内容一部分，可供大家参考。

set_global_assignment -name FAMILY Cycloneset_global_assignment -name DEVICE EP1C3T144C8set_global_assignment -name ORIGINAL_QUARTUS_VERSION 8.0 set_global_assignment -name PROJECT_CREATION_TIME_DATE "19:14:58 JANUARY 06, 2009"set_global_assignment -name LAST_QUARTUS_VERSION 8.0set_global_assignment -nameUSE_GENERATED_PHYSICAL_CONSTRAINTS OFF -section_ideda_palaceset_global_assignment -name DEVICE_FILTER_PACKAGE "ANY QFP" set_global_assignment -name LL_ROOT_REGION ON -section_id "Root Region"set_global_assignment -name LL_MEMBER_STATE LOCKED-section_id "Root Region"set_global_assignment -name DEVICE_FILTER_PIN_COUNT 144 set_global_assignment -name DEVICE_FILTER_SPEED_GRADE 8 set_global_assignment -name FITTER_EFFORT "STANDARD FIT" set_global_assignment -name BDF_FILE topDesign.bdfset_global_assignment -name QIP_FILE nios.qipset_global_assignment -name QIP_FILE altpll0.qipset_global_assignment -name USE_CONFIGURATION_DEVICE ON set_global_assignment -name STRATIX_DEVICE_IO_STANDARD "3.3-V LVTTL"set_global_assignment -name PARTITION_NETLIST_TYPE SOURCE -section_id Topset_global_assignment -name PARTITION_COLOR 14622752-section_id Topset_location_assignment PIN_72 -to addr[7]set_location_assignment PIN_69 -to addr[6]set_location_assignment PIN_70 -to addr[5]set_location_assignment PIN_67 -to addr[4]set_location_assignment PIN_68 -to addr[3]set_location_assignment PIN_42 -to addr[2]set_location_assignment PIN_39 -to addr[1]set_location_assignment PIN_40 -to addr[0]set_location_assignment PIN_48 -to data[15]set_location_assignment PIN_47 -to data[14]set_location_assignment PIN_50 -to data[13]set_location_assignment PIN_49 -to data[12]set_location_assignment PIN_56 -to data[11]set_location_assignment PIN_55 -to data[10]set_location_assignment PIN_58 -to data[9]set_location_assignment PIN_57 -to data[8]set_location_assignment PIN_61 -to data[7]set_location_assignment PIN_62 -to data[6]set_location_assignment PIN_59 -to data[5]set_location_assignment PIN_60 -to data[4]set_location_assignment PIN_53 -to data[3]set_location_assignment PIN_54 -to data[2]set_location_assignment PIN_51 -to data[1]set_location_assignment PIN_52 -to data[0]set_location_assignment PIN_16 -to clkset_location_assignment PIN_38 -to csset_location_assignment PIN_141 -to led[3]set_location_assignment PIN_142 -to led[2]set_location_assignment PIN_143 -to led[1]set_location_assignment PIN_144 -to led[0]set_location_assignment PIN_33 -to reset_nset_location_assignment PIN_41 -to rdset_location_assignment PIN_71 -to wrset_location_assignment PIN_105 -to mosiset_location_assignment PIN_107 -to sclkset_location_assignment PIN_106 -to ssset_location_assignment PIN_73 -to motor[0]set_location_assignment PIN_74 -to motor[1]set_location_assignment PIN_75 -to motor[2]set_location_assignment PIN_76 -to motor[3]set_instance_assignment -name PARTITION_HIERARCHY root_partition -to | -section_id Top# Commit assignmentsexport_assignmentsFPGA 点滴(2008-09-30 09:44:45)转载标签：杂谈以此记录心得以及重要的知识点。

ＸｉｌｉｎｘＦＰＧＡ引脚功能详细介绍注：技术交流用，希望对大家有所帮助。

IO_LXXY_# 用户IO引脚XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank号2.IO_LXXY_ZZZ_# 多功能引脚ZZZ代表在用户IO的基本上添加一个或多个以下功能。

Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。

在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。

配置完成后，这些引脚又作为普通用户引脚。

D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。

D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。

An：O，A[25:0]为BPI模式的地址位。

配置完成后，变为用户I/O口。

AW AKE：O，电源保存挂起模式的状态输出引脚。

SUSPEND是一个专用引脚，AWAKE 是一个多功能引脚。

除非SUSPEND模式被使能，AWAKE被用作用户I/O。

MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。

FCS_B：O，BPI flash 的片选信号。

FOE_B：O，BPI flash的输出使能信号FWE_B：O，BPI flash 的写使用信号LDC：O，BPI模式配置期间为低电平HDC：O，BPI模式配置期间为高电平CSO_B：O，在并口模式下，工具链片选信号。

ＸｉｌｉｎｘＦＰＧＡ引脚功能详细介绍注：技术交流用，希望对大家有所帮助。

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Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。

在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。

配置完成后，这些引脚又作为普通用户引脚。

D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bitserial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。

D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。

An：O，A[25:0]为BPI模式的地址位。

配置完成后，变为用户I/O口。

AWAKE：O，电源保存挂起模式的状态输出引脚。

SUSPEND 是一个专用引脚，AWAKE是一个多功能引脚。

除非SUSPEND 模式被使能，AWAKE被用作用户I/O。

MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。

FCS_B：O，BPI flash 的片选信号。

FOE_B：O，BPI flash的输出使能信号FWE_B：O，BPI flash 的写使用信号LDC：O，BPI模式配置期间为低电平HDC：O，BPI模式配置期间为高电平CSO_B：O，在并口模式下，工具链片选信号。

ＸｉｌｉｎｘＦＰＧＡ引脚功能详细介绍之宇文皓月创作注：技术交流用，希望对大家有所帮忙。

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Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。

在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚酿成输出口。

配置完成后，这些引脚又作为普通用户引脚。

D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bitserial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。

D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。

An：O，A[25:0]为BPI模式的地址位。

配置完成后，变成用户I/O口。

AWAKE：O，电源保管挂起模式的状态输出引脚。

SUSPEND是一个专用引脚，AWAKE是一个多功能引脚。

除非SUSPEND模式被使能，AWAKE被用作用户I/O。

MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。

FCS_B：O，BPI flash 的片选信号。

FOE_B：O，BPI flash的输出使能信号FWE_B：O，BPI flash 的写使用信号LDC：O，BPI模式配置期间为低电平HDC：O，BPI模式配置期间为高电平CSO_B：O，在并口模式下，工具链片选信号。

ＸｉｌｉｎｘＦＰＧＡ引脚功能详细介绍之答禄夫天创作注：技术交流用，希望对大家有所帮忙。

IO_LXXY_# 用户IO引脚XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank号2.IO_LXXY_ZZZ_# 多功能引脚ZZZ代表在用户IO的基本上添加一个或多个以下功能。

Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。

在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚酿成输出口。

配置完成后，这些引脚又作为普通用户引脚。

D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。

D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。

An：O，A[25:0]为BPI模式的地址位。

配置完成后，变成用户I/O口。

AWAKE：O，电源保管挂起模式的状态输出引脚。

SUSPEND是一个专用引脚，AWAKE是一个多功能引脚。

除非SUSPEND模式被使能，AWAKE被用作用户I/O。

MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。

FCS_B：O，BPI flash 的片选信号。

FOE_B：O，BPI flash的输出使能信号FWE_B：O，BPI flash 的写使用信号LDC：O，BPI模式配置期间为低电平HDC：O，BPI模式配置期间为高电平CSO_B：O，在并口模式下，工具链片选信号。

ＸｉｌｉｎｘＦＰＧＡ引脚功能详细介绍注：技术交流用，希望对大家有所帮助。

IO_LXXY_# 用户IO引脚XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank号2.IO_LXXY_ZZZ_# 多功能引脚ZZZ代表在用户IO的基本上添加一个或多个以下功能。

Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。

在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。

配置完成后，这些引脚又作为普通用户引脚。

D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。

D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。

An：O，A[25:0]为BPI模式的地址位。

配置完成后，变为用户I/O口。

AWAKE：O，电源保存挂起模式的状态输出引脚。

SUSPEND是一个专用引脚，AWAKE 是一个多功能引脚。

除非SUSPEND模式被使能，AWAKE被用作用户I/O。

MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。

FCS_B：O，BPI flash 的片选信号。

FOE_B：O，BPI flash的输出使能信号FWE_B：O，BPI flash 的写使用信号LDC：O，BPI模式配置期间为低电平HDC：O，BPI模式配置期间为高电平CSO_B：O，在并口模式下，工具链片选信号。

ＸｉｌｉｎｘＦＰＧＡ引脚功能详细介绍注：技术交流用，希望对大家有所帮助。

IO_LXXY_# 用户IO引脚XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank号2.IO_LXXY_ZZZ_# 多功能引脚ZZZ代表在用户IO的基本上添加一个或多个以下功能。

Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。

在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。

配置完成后，这些引脚又作为普通用户引脚。

D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。

D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。

An：O，A[25:0]为BPI模式的地址位。

配置完成后，变为用户I/O口。

AW AKE：O，电源保存挂起模式的状态输出引脚。

SUSPEND是一个专用引脚，AWAKE 是一个多功能引脚。

除非SUSPEND模式被使能，AWAKE被用作用户I/O。

MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。

FCS_B：O，BPI flash 的片选信号。

FOE_B：O，BPI flash的输出使能信号FWE_B：O，BPI flash 的写使用信号LDC：O，BPI模式配置期间为低电平HDC：O，BPI模式配置期间为高电平CSO_B：O，在并口模式下，工具链片选信号。

Xilinx FPGA 引脚功能详细介绍注：技术交流用，希望对大家有所帮助。

IO_LXXY_# 用户10引脚XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank 号2. IO_LXXY_ZZZ_# 多功能引脚ZZZ代表在用户10的基本上添加一个或多个以下功能。

Dn：I/O （在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。

在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。

配置完成后，这些引脚又作为普通用户引脚。

DO_DIN_MISO_MISO1 : I，在并口模式（SelectMAP/BPI ）下，D0 是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。

D1_MISO2，D2_MISO3 : I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。

An : O, A[25:0]为BPI模式的地址位。

配置完成后，变为用户I/O 口。

AWAKE : O,电源保存挂起模式的状态输出引脚。

SUSPEND是一个专用引脚，AWAKE是一个多功能引脚。

除非SUSPEND模式被使能，AWAKE被用作用户I/O。

MOSI_CSI_B_MISO0 : I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B 是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISOO是SPI总线的第一位数据。

FCS_B: O, BPI flash 的片选信号。

FOE_B : O, BPI flash的输出使能信号FWE_B : O, BPI flash的写使用信号LDC : O，BPI模式配置期间为低电平HDC : O，BPI模式配置期间为高电平CSO_B: O,在并口模式下，工具链片选信号。

vivado管脚分配方式Vivado是Xilinx公司提供的一款全集成化的高级开发环境，用于FPGA （Field Programmable Gate Array）和SoC（System on Chip）的设计、验证和实现。

在进行FPGA设计时，管脚分配是非常重要的一步。

本文将详细讨论Vivado的管脚分配方式，包括基本概念、常用方法和注意事项。

一、引言（150-200字）FPGA设计中的管脚分配是指将逻辑电路中的输入输出信号与FPGA芯片上的物理引脚进行对应的过程。

正确的管脚分配是保证设计能够正确工作的基础。

Vivado提供了多种方法来进行管脚分配，可以根据设计需求和设计人员的经验选择合适的方式。

二、基本概念（200-300字）1. 管脚：管脚是芯片在外部世界与之交互的接口，包括输入输出引脚以及供电、时钟等特殊功能引脚。

2. 约束：管脚约束是一种描述设计元素与硬件资源之间关系的文本规范。

它包括芯片引脚和逻辑设计信号之间的映射以及时序要求等信息。

三、常用方法（700-900字）根据设计的复杂度和需求，Vivado提供了多种管脚分配的方法。

1. 自动分配（200-300字）Vivado提供了自动分配功能，通过分析设计的逻辑连接关系和芯片引脚的约束信息，自动将逻辑信号分配到合适的引脚上。

这种方式适用于简单的设计，能够快速完成管脚分配。

2. 手动分配（200-300字）对于复杂的设计，设计人员可以选择手动分配管脚。

手动分配可以更好地控制信号的布局和引脚的使用，能够满足一些特殊的设计要求。

在Vivado 中，可以通过物理视图和引脚规则编辑器来进行手动分配。

3. 约束文件（200-300字）Vivado使用约束文件来指定管脚分配的规则。

约束文件是一种以文本形式描述的设计约束规范，包括芯片引脚和逻辑信号之间的映射以及时序约束等信息。

设计人员可以在约束文件中指定每个信号的引脚位置和特性要求，并在Vivado中进行综合和实现时引用这些约束文件。

ＸｉｌｉｎｘＦＰＧＡ引脚功能详细介绍注：技术交流用，希望对大家有所帮助。

IO_LXXY_# 用户IO引脚XX代表某个Bank唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank 号2.IO_LXXY_ZZZ_# 多功能引脚ZZZ代表在用户IO的基本上添加一个或多个以下功能。

Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。

在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。

配置完成后，这些引脚又作为普通用户引脚。

D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。

D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。

An：O，A[25:0]为BPI模式的地址位。

配置完成后，变为用户I/O口。

AWAKE：O，电源保存挂起模式的状态输出引脚。

SUSPEND是一个专用引脚，AWAKE是一个多功能引脚。

除非SUSPEND模式被使能，AWAKE被用作用户I/O。

MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。

FCS_B：O，BPI flash 的片选信号。

FOE_B：O，BPI flash的输出使能信号FWE_B：O，BPI flash 的写使用信号LDC：O，BPI模式配置期间为低电平HDC：O，BPI模式配置期间为高电平CSO_B：O，在并口模式下，工具链片选信号。

fpga的特殊引脚说明用户I/O：通用输入输出引脚。

配置管脚：MSEL[1:0] 用于选择配置模式，比如AS、PS等。

DATA0 FPGA串行数据输入，连接到配置器件的串行数据输出管脚。

DCLK FPGA串行时钟输出，为配置器件提供串行时钟。

nCSO（I/O）FPGA片选信号输出，连接到配置器件的nCS管脚。

ASDO（I/O）FPGA串行数据输出，连接到配置器件的ASDI管脚。

nCEO 下载链期间始能输出。

在一条下载链中，当第一个器件配置完成后，此信号将始能下一个器件开始进行配置。

下载链上最后一个器件的nCEO悬空。

nCE 下载链器件始能输入，连接到上一个器件的nCEO，下载链的最后一个器件nCE接地。

nCNFIG 用户模式配置起始信号。

nSTATUS 配置状态信号。

CONF_DONE 配置结束信号。

电源管脚：VCCINT 内核电压。

130nm为1.5V，90nm为1.2VVCCIO 端口电压。

一般为3.3V，还可以支持多种电压，5V、1.8V、1.5VVREF 参考电压GND 信号地时钟管脚：VCC_PLL PLL管脚电压，直接连VCCIOVCCA_PLL PLL模拟电压，截止通过滤波器接到VCCINT上GNDA_PLL PLL模拟地GNDD_PLL PLL数字地CLK[n] PLL时钟输入PLL[n]_OUT PLL时钟输出特殊管脚：VCCPD 用于寻则驱动VCCSEL 用于控制配置管脚和PLL相关的输入缓冲电压PROSEL 上电复位选项NIOPULLUP 用于控制配置时所使用的用户I/O的内部上拉电阻是否工作TEMPDIODEN 用于关联温度敏感二极管*************************************************************** ******************1/1.I/O,ASDO在AS 模式下是专用输出脚，在PS 和JTAG 模式下可以当I/O 脚来用。

如何分配FPGA管脚在芯片的研发环节，FPGA 验证是其中的重要的组成部分，如何有效的利用 FPGA 的资源，管脚分配也是必须考虑的一个重要问题。

一般较好的方法是在综合过程中通过时序的一些约束让对应的工具自动分配，但是从研发的时间段上来考虑这种方法往往是不可取的，RTL验证与验证板设计必须是同步进行的，在验证代码出来时验证的单板也必须设计完毕，也就是管脚的分配也必须在设计代码出来之前完成。

所以，管脚的分配更多的将是依赖人，而非工具，这个时候就更需要考虑各方面的因素。

综合起来主要考虑以下的几个方面：1、FPGA 所承载逻辑的信号流向。

IC 验证中所选用的 FPGA 一般逻辑容量都非常大，外部的管脚数量也相当的丰富，这个时候就必须考虑到PCB 设计时的布线的难度，如果管脚的分配不合理，那么有可能在PCB 设计时出现大量的交叉的信号线，这给布线带来很大的困难，甚至走不通，或者是即便是布线走通了，也有可能由于外部的延时过大而不满足时序方面的要求。

所以在管脚分配前对 FPGA 工作的环境要相当的熟悉，要对其中的信号来自哪里去向何方非常的清楚，这就按照连线最短的原则将对应的信号分配到与外部器件连线最近的 BANK 中2、掌握 FPGA 内部 BANK 的分配的情况。

现在 FPGA 内部都分成几个区域，每个区域中可用的 I/O 管脚数量各不相同。

在 IC 验证中都是采用了ALTERA 与 XILINX系列的 FPGA ，这两个厂商的 FPGA中内部BANK的分配有一定的差异，这可以在设计中查阅相关的手册。

下面与 ALTERA 中 Stratix II系列的 FPGA 内部 BANK 的分配为例来进行说明。

图中详细说明了 FPGA 内部 BANK 的分配情况和每个 BANK 中所支持的 I/O 标准。

根据FPGA 中内部BANK 的分配的情况，同时结合图 1 中信号的流向也就可以大体固定FPGA 在单板中的方向，同时按照就近的原则将相关的信号分配到相关的 BANK 中，这样的方法可以完成一般信号的分配。

工程师必须要知道的FPGA引脚信号分配原则
工程师必须要知道的FPGA引脚信号分配原则
现在的FPGA正变得越来越复杂，向引脚分配信号的任务曾经很简单，现在也变得相当繁复。

下面这些用于向多用途引脚指配信号的指导方针有助于设计师根据最多到最少的约束信号指配原则提前考虑信号指配，并减少反复的次数。

这里有一个前提，即假定设计师已经根据设计的大概规模和信号要求确定了目标器件范围和型号。

对以下每一步都应在考虑单极信号前优先考虑差分对信号。

最先指配那些只能在特定引脚上工作的特殊信号，正常情况下是指串行I/O信号和全局时钟信号。

其次指配大型和/或高速信号总线，特别是那些要跨越多个库或区域的信号。

如果总线需要局部时钟，那幺就要考虑具有更多局部时钟引脚的库或区域，并先指配局部时钟。

如果针对FPGA器件采用了多种I/O标准，那幺设计师还必须先考虑将I/O信号映射到库/区。

这一步需要慎重考虑，因为许多I/O标准和参考电压是不兼容的。

一些I/O标准要求在特殊引脚上输入参考电压，使得这些引脚不可再用于一般用途。

将高速输出和双向信号分开指配在一定程度上可避。

Xilinx FPGA 引脚功能详细介绍注：技术交流用，希望对大家有所帮助。

IO_LXXY_# 用户10引脚XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank 号2. IO_LXXY_ZZZ_# 多功能引脚ZZZ代表在用户10的基本上添加一个或多个以下功能。

Dn：I/O （在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。

在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。

配置完成后，这些引脚又作为普通用户引脚。

DO_DIN_MISO_MISO1 : I，在并口模式（SelectMAP/BPI ）下，D0 是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。

D1_MISO2，D2_MISO3 : I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。

An : O, A[25:0]为BPI模式的地址位。

配置完成后，变为用户I/O 口。

AWAKE : O,电源保存挂起模式的状态输出引脚。

SUSPEND是一个专用引脚，AWAKE是一个多功能引脚。

除非SUSPEND模式被使能，AWAKE被用作用户I/O。

MOSI_CSI_B_MISO0 : I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B 是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISOO是SPI总线的第一位数据。

FCS_B: O, BPI flash 的片选信号。

FOE_B : O, BPI flash的输出使能信号FWE_B : O, BPI flash的写使用信号LDC : O，BPI模式配置期间为低电平HDC : O，BPI模式配置期间为高电平CSO_B: O,在并口模式下，工具链片选信号。

ＸｉｌｉｎｘＦＰＧＡ引脚功能详细介绍注：技术交流用，希望对大家有所帮助。

IO_LXXY_# 用户IO引脚XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank号2.IO_LXXY_ZZZ_# 多功能引脚ZZZ代表在用户IO的基本上添加一个或多个以下功能。

Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。

在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。

配置完成后，这些引脚又作为普通用户引脚。

D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。

D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。

An：O，A[25:0]为BPI模式的地址位。

配置完成后，变为用户I/O口。

AWAKE：O，电源保存挂起模式的状态输出引脚。

SUSPEND是一个专用引脚，AWAKE是一个多功能引脚。

除非SUSPEND模式被使能，AWAKE被用作用户I/O。

MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。

FCS_B：O，BPI flash 的片选信号。

FOE_B：O，BPI flash的输出使能信号FWE_B：O，BPI flash 的写使用信号LDC：O，BPI模式配置期间为低电平HDC：O，BPI模式配置期间为高电平CSO_B：O，在并口模式下，工具链片选信号。