HTOL测试技术规范拟制：克鲁鲁尔审核：批准：日期：2019-10-30历史版本记录适用范围:该测试它以电压、温度拉偏方式，加速的方式模拟芯片的运行状况，用于芯片寿命和长期上电运行的可靠性评估。
本规范适用于量产芯片验证测试阶段的HTOL老化测试需求。
简介：HTOL(High Temperature Operating Life)测试是芯片电路可靠性的一项关键性的基础测试，它用应力加速的方式模拟芯片的长期运行，以此评估芯片寿命和长期上电运行的可靠性，通常称为老化测试。
本规范介绍DFT和EVB两种模式的HTOL测试方法，HTOL可靠性测试工程师需要依据实际情况选择合适的模式完成HTOL测试。
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1. 测试流程1.1 HTOL测试概要HTOL主要用于评估芯片的寿命和电路可靠性，需要项目SE、封装工程师、可靠性工程师、硬件工程师、FT测试工程师共同参与，主要工作包括：HTOL向量、HTOL测试方案、HTOL环境调试、HTOL测试流程执行、测试结果分析、失效定位等。
HTOL可以用两种方式进行测试：DFT测试模式和EVB测试模式。
1.2 DFT和EVB模式对比DFT(Design For Testability)测试模式：集成度较高的IC一般有DFT设计，其HTOL模式一般在DFT测试模式下进行，以扫描链、内建BIST、内部环回、JTAG，实现内部逻辑的翻转、读写、自测试和IO的翻转等，其数字逻辑、memory、IP、IO的以串行方式运行。
EVB(Evaluation Board)功能模式：即正常应用模式，HTOL也可以在该模式下更符合实际应用场景，该模式下芯片各模块一般按照真实的应用场景并行运行。
总结：●基于DFT的HTOL方案：容易实现多批次、大样本量及持续监控，适合Process相关的可靠性问题激发；●EVB的HTOL方案：难以实现大批量测试，适合应用场景相关的设计类可靠性问题激发；●基于DFT的HTOL方案依赖专用的测试平台，一般在专业测试公司进行。
EVB方案不依赖测试平台，可在实验室温箱进行；●应该选择符合实际需求的HTOL测试方法，二者结合，相互补充；1.3 HTOL 测试流程1.3.1 DFT 模式SE可靠性工程师封装工程师FT 测试工程师TR4TR5DFT 工程师硬件工程师1.3.2 EVB 功能模式封装尺寸图EVB 原理图&PCBHTOL 测试方案HTOL 测试方案评审结果分析老化板调试高温功耗测试老化环境温度确定芯片壳温测试环境调试调试结果确认0h ATE 测试168h ATE 测试500h ATE 测试1000h ATE 测试2. HTOL 测试条件2.1 电压一般按1.1x 电压设置，但可以设置更高的电压，说明如下：推荐设置为“Maximum Operating V oltage ”电压，一般超出正常电压5%~10%左右，该电压在Datasheet 中有详细规定。
如果该电压下芯片结温达不到要求，则需要提高电压以满足老化加速条件，但是不能超过“Absolute Maximum Rated Voltage ”，否则会对器件产生破坏性损伤。
这两个电压芯片Datasheet 一般都会给出，以TI 的TMS320F28035为例：2.2 温度最低结温Tj 要求125℃，且结温不得高于150℃。
然而，对于没有集成内部温度传感器的IC ，结温无法直接测量，需要用公式推算：P T T jc j ⨯+=θc其中:● Tj: 结温，Junction Temperature ；● Tc: 壳温，Case Temperature ，即芯片封装外壳温度，调试过程中可用传感器实时监测； ●jcθ: PN 结-外壳的热阻，表征材料的导热性，芯片Datasheet 会给出；● P: 芯片总功耗；温度调试方法为，环境温度升到125℃，测试芯片在该条件下的总功耗。
然后由于结温有范围(125℃,150℃)，可通过P T T jc j ⨯=θ-c 反推特定结温下要求的壳温，通过升高或降低环境温度，将壳温调节到特定值。
最终的环境温度大概率不是125℃，且功耗P 相对于125℃条件下会有些细微变化，但一般认为变化较小可忽略不计。
2.3 样本量参考《JESD47I 》标准，样本量按照LTPD 抽样规则，要求如下：要求样本量为3Lots/77units ，即三个批次(批次间隔时间≥15天)每批次77个样本。
实际测试中，一般会用TT 芯片做第一、第三批次的测试，第二批用corner 芯片。
参考海思的方法，消费类芯片一般为3Lots/45units(0Fail)(LTPD=5)，网络类芯片一般为3Lots/77units(0Fail)(LTPD=3)。
抽样检验的样本量的取样原则按下表所示：45units(0Fail)对照上表可以找到对应为LTPD=5，Acceptance Number=0。
抽样检验上的解释为：若该批次抽样45units 且检验无失效，则该批次失效率不超过LTPD=5(5%)的置信度在90%以上，消费方高概率接收该批次产品。
同理可推77units(0Fail)的含义是：若该批次抽样77units 且检验无失效，则该批次失效率不超过LTPD=3(3%)的置信度在90%以上，消费方高概率接收该批次产品。
2.4 早期失效率和等效使用时间不同的老化的电压、温度、老化时间的组合对应的早期失效率不一样，因此电压、温度、老化时间需要综合计算，以便抽样测试的结果能满足早期失效率要求(详细细节参考《JESD74A 》说明)，对CMOS 工艺，经验证单个晶体管在1.4x 电压、140℃范围内不会改变失效模式，不会出现Hard Fail 。
温度加速因子：⎥⎦⎤⎢⎣⎡⎪⎪⎭⎫ ⎝⎛-⨯⎪⎭⎫ ⎝⎛=a ua T T T k E A 11exp (1)其中：a E 为激活能，由实验条件决定；k 为普朗克常量；u T 为正常使用条件下的结温(单位：K)； a T 为加速条件下的结温(单位：K)；电压加速因子：()[]u a V V V A -⨯=γex p(2)其中：γ为电压加速指数，由实验条件决定；a V 为加速条件下的电压；u V 为正常使用条件下的电压；总加速因子：V T A A A ⨯=(3)正常使用条件下等效使用时间：a u t A t ⨯=(4)其中，a t 是加速条件下的试验时间。
早期失效率ELFR (in FIT)：ELFR (in FIT)=λ⨯910=)A 2(102)+2r (%CL,29a t N ⨯⨯⨯⨯χ(5)早期失效率ELFR (in ppm per t ELF )：ELFR (in ppm) =391010-⨯⨯⨯ELF t λ=32)+2r (%CL,2910)A 2(10-⨯⨯⨯⨯⨯⨯ELF a t t N χ(6)其中：λ为指数分布的失效率； 2χ为卡方分布；N 为样本量； CL 是置信度；r 是失效样本量，2r+2是卡方分布的自由度；ELF t 是定义的早期时间；加速模型中，a E 和γ为关键参数，不同工艺、失效模式下不尽相同，需要慎重使用，否则可能影响对失效的判断。
对于一般的HTOL 试验的Aging 失效模式等效计算，a E 和γ可参考Foundry 提供的数据。
下文未特殊说明时，则默认a E =0.7eV 、γ=1V -1。
举例说明如何计算一定条件下老化试验的早期失效率和等效使用时间： 测试条件如下：下面三个表给出：分别固定电压、温度、测试时间三个条件中的两个，计算不同电压、温度、计算表如下：高温操作寿命HTOL及早期失效EFR计算公3.HTOL测试注意事项3.1 试验流程的注意事项确定老化模块的关键参数：HTOL试验过程中，会在几个时间点进行ATE测试，来确定芯片是否完好。
在A TE测试过程中，我们会记录各个模块的关键参数，如logic 和Memory 电路的最高工作频率FMAX和最低工作电压VDDMIN，用于分析该参数在老化过程中的变化。
●老化向量需用的管脚列表：该列表包括3部分：1）老化向量的管脚，如：信号管脚，电源管脚。
2）电源管脚。
3）其他闲置的管脚：这些管脚必须配置成固定电平，并同时在管脚列表中说明。
●老化向量回仿：A TE转化后的老化向量，可能需要返回前端进行仿真，确认老化向量的转换是否正确。
●老化板调试：将老化向量通过老化测试机台接入老化板并驱动芯片工作，测试芯片的输出管脚并抓取波形，如果确认波形正确后，老化板调试才能结束并开始HTOL测试，记录的管脚和波形。
EVB功能模式下同样需要运行程序确认各部分工作正常。
●高温功耗测试：HTOL测试的时候，芯片的结温不能高于150℃，因此需要通过芯片在试验条件下测试准确壳温和功耗，计算芯片的结温。
在HTOL测试前，将芯片至于高温条件下（125℃），测试其功耗。
●芯片壳温测试：将芯片至于老化设备中将温度升到125℃，模拟试验的条件下，用温度计测试芯片表面温度。
●HTOL 测试环境温度确定: 将测试到的壳温和功耗，计算芯片的结温，确定其是否满足结温高于125℃且低于150℃的要求。
如果在范围外则需要调整环境温度。
●芯片高温工作确认：根据确定的测试环境温度，将测试机台至于其温度下，将老化板和芯片放入其中，通过引线到机台外面并用示波器抓取其波形。
如果波形和室温下的波形相同，确认老化向量可以在高温下运行。
●0、168、500、1000小时A TE测试：在室温下将老化试验的芯片标号并进行ATE测试，记录每个芯片的关键参数，并保存data log。
EVB功能模式的老化同样需要测试并记录关键参数。
3.2 老化需求➢DFT模式下，测试机台需求1）输入通道数：老化机台的输入通道数为96个，包括时钟信号。
2）最高工作频率：5M3) 向量存储深度：128K, 向量可以通过loop 减少存储的深度。
➢DFT模式下，老化向量覆盖模块需求：HTOL 测试成员参考但不限于以下因素来确定老化向量覆盖的模块：1）IP/IO和工艺存在的风险：如使用未经过验证的IP或者IO等。
2）设计过程中存在的风险：如数字电路中timing 比较紧张的模块、长期通过较大电流的模块，元件使用超出规格要求的模块等。
➢老化向量覆盖率要求：1）logic 电路：Scan ATPG 的stuck-at fault coverage 大于70％。
2）Memory BIST: 覆盖所有memory。
