时序逻辑电路51时序逻辑电路的基本概念1时序逻辑电路教学内容
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同步时序逻辑电路
4）选择触发器的类型及个数（2n-1M 2n，其中M是电 路包含的状态个数）。 5）求电路的输出方程及各触发器的驱动方程：根据各触 发器的次态方程，二进 制状态表求出触发器的激励函数 表达式和电路的输出函数表达式，并予以化简。 6）画逻辑电路图，并检查自启动能力。
五、画逻辑电路图：
1）先画出所选的触发器，并按状态表中状态变量的顺序 给触发器编号。 2）根据激励函数、输出函数写出组合逻辑图。 3）最后画出同步时钟信号线。
二、状态化简：
1、隐含表法：基本思想：先对原始状态表中的所有状态两两 比较，找出等效状态对；然后利用等效关系的传递性，得到 等效类和最大等效类；最后将最大等效类中的状态合并，得 到最小化状态表。
2、步骤：1）作隐含表：隐含表是一个直角三角形网格，横 向和纵向格数相同，即等于原始状态表中的状态数减1。隐含 表中的方格是用状态名称来标注的，即横向从左到右按原始 状态
1）设立初始状态：（时序逻辑电路在输入信号开始作用之 前的状态称为初始状态）。
首先设立初始状态，然后从初始状态出发考虑在各输入作用 下的状态转移和输出响应。
2）根据需要记忆的信息增加新的状态。 应根据问题中要求记忆和区分的信息去考虑设立每一个状态。 一般说来，若在某个状态下出现的输入信号能用已有状态表 示时，才令其转向新的状态。
例4 ， P224
§6.1 时序逻辑电路的基本概念
一、时序逻辑电路的基本结构及特点：
1、基本结构：由组合电路和存储电路（延迟元件和触 发器），两部分组成。
2、逻辑关系：1）输出方程Z=F1（X，Qn）；2）驱动 方程（激励函数）：Y=F2（X，Qn）；3）状（次） 态方程：Qn+1=F3(Y,Qn)。 3、特点：1）它由组合电路和存储电路组成。2）时序 逻辑电路中存在反馈，因而电路的工作状态与时间因 素相关，即时序电路的输出由电路的输入和电路原来 的状态共同决定。
时序逻辑电路的概念
时序逻辑电路的概念时序逻辑电路是一种数字电路，其特点是输出不仅取决于当前的输入，还与之前的输入状态有关。
在时序逻辑电路中，存储器是核心元件，用于存储之前的状态信息。
根据存储器的工作方式，时序逻辑电路可分为反馈型和计数型两种基本类型。
一、时序逻辑电路的基本概念时序逻辑电路是一种具有记忆功能的电路，其输出不仅取决于当前的输入，还与之前的输入状态有关。
这种电路通常由组合逻辑电路和存储器两部分组成。
组合逻辑电路用于实现逻辑功能，而存储器则用于存储之前的输入状态。
时序逻辑电路的特点包括以下几个方面：状态寄存器：时序逻辑电路中包含一个或多个状态寄存器，用于存储当前的状态信息。
状态寄存器能够将当前的输入状态转化为输出状态，同时将输出状态反馈回组合逻辑电路的输入端。
记忆功能：时序逻辑电路具有记忆功能，能够对之前的输入状态进行保存。
这种记忆功能可以用于实现各种复杂的逻辑功能，如计数器、序列检测器等。
反馈回路：时序逻辑电路中存在反馈回路，即将输出状态反馈回组合逻辑电路的输入端。
这种反馈机制使得时序逻辑电路具有动态特性，能够根据之前的输入状态和当前的输入状态产生不同的输出状态。
逻辑门：时序逻辑电路中的组合逻辑部分通常由各种逻辑门组成，如与门、或门、非门等。
这些逻辑门用于实现不同的逻辑功能，如运算、比较、控制等。
二、时序逻辑电路的类型根据存储器的工作方式，时序逻辑电路可分为反馈型和计数型两种基本类型。
反馈型时序逻辑电路：在反馈型时序逻辑电路中，输出状态会反馈回组合逻辑电路的输入端，并通过与当前输入进行运算产生新的输出状态。
这种类型的时序逻辑电路通常用于实现各种控制功能，如定时器、振荡器等。
计数型时序逻辑电路：在计数型时序逻辑电路中，输出状态会随着时间的变化而自动更新。
这种类型的时序逻辑电路通常用于实现计数器、分频器、序列检测器等应用。
三、时序逻辑电路的设计方法设计时序逻辑电路的方法包括以下步骤：定义输入和输出：首先确定时序逻辑电路的输入和输出信号，包括时钟信号、数据输入信号、控制信号等。
第4章 时序逻辑电路设计
时序逻辑电路是具有记忆功能的逻辑电路，记忆元件 一般采用触发器。因此，时序逻辑电路由组合电路和 触发器组成，其等效模型如图4.5所示。
1模型
时序电路按其状态的改变方式不同，可分为同 步时序逻辑电路和异步时序逻辑电路两种，在 图4.5中，当CLK1与CLK2为相同信号时，该 电路为同步电路；当CLK1与CLK2为不同信号 时，该电路为异步电路。
output q;
reg
q;
always@(posedge clk or posedge rst)
begin
if(rst==1’b1)
q<=1’b0;
else if(en==1’b1)
q<=data;
else ;
end
endmodule
带同步复位、上升沿触发的触发器
module dff_synrst(data,rst,clk,q); input data,rst,clk; output q; reg q; always@(posedge clk) begin if(rst==1’b1) q<=1’b0; else q<=data; end
本设计要求用仿真和测试两种手段来验证 计数器的功能。实验时，可以通过修改十进 制计数器的设计得到六进制、100进制计数器。
三、设计要求
(1) 完成各模块的Verilog HDL设计编码； (2) 进行功能仿真； (3) 下载并验证计数器功能； (4) 如果60进制计数器要求用6进制和10进制
计数器搭建电路，请画出设计连接图，并 完成设计编码和验证。
else q<=data; end endmodule
带异步复位和置位、上升沿触发的触发器
module dff_asynrst(data,rst,set,clk,q);
1模型
时序电路按其状态的改变方式不同，可分为同 步时序逻辑电路和异步时序逻辑电路两种，在 图4.5中，当CLK1与CLK2为相同信号时，该 电路为同步电路；当CLK1与CLK2为不同信号 时，该电路为异步电路。
output q;
reg
q;
always@(posedge clk or posedge rst)
begin
if(rst==1’b1)
q<=1’b0;
else if(en==1’b1)
q<=data;
else ;
end
endmodule
带同步复位、上升沿触发的触发器
module dff_synrst(data,rst,clk,q); input data,rst,clk; output q; reg q; always@(posedge clk) begin if(rst==1’b1) q<=1’b0; else q<=data; end
本设计要求用仿真和测试两种手段来验证 计数器的功能。实验时，可以通过修改十进 制计数器的设计得到六进制、100进制计数器。
三、设计要求
(1) 完成各模块的Verilog HDL设计编码； (2) 进行功能仿真； (3) 下载并验证计数器功能； (4) 如果60进制计数器要求用6进制和10进制
计数器搭建电路，请画出设计连接图，并 完成设计编码和验证。
else q<=data; end endmodule
带异步复位和置位、上升沿触发的触发器
module dff_asynrst(data,rst,set,clk,q);
简述时序逻辑电路的工作原理及特点
简述时序逻辑电路的工作原理及特点摘要：一、时序逻辑电路的定义与分类二、时序逻辑电路的工作原理1.组合逻辑电路2.时序逻辑电路三、时序逻辑电路的特点1.存储信息能力2.响应速度3.可靠性四、时序逻辑电路的应用领域五、总结正文：一、时序逻辑电路的定义与分类时序逻辑电路是一种电子电路，具有存储和处理时序信息的能力。
根据电路的功能和结构，时序逻辑电路可以分为组合逻辑电路和时序逻辑电路。
组合逻辑电路：组合逻辑电路是一种不考虑信号传输时间的电路，其输出仅依赖于当前时刻的输入。
时序逻辑电路：时序逻辑电路是一种考虑信号传输时间的电路，其输出不仅与当前时刻的输入有关，还与过去的输入状态有关。
二、时序逻辑电路的工作原理1.组合逻辑电路组合逻辑电路主要完成逻辑运算和逻辑处理，如与、或、非、与非、或非等操作。
组合逻辑电路的特点是输出仅依赖于当前时刻的输入，不考虑信号传输时间。
组合逻辑电路的典型应用有加法器、乘法器、编码器、译码器等。
2.时序逻辑电路时序逻辑电路在组合逻辑电路的基础上，增加了存储单元，如触发器、寄存器等。
时序逻辑电路的输出不仅与当前时刻的输入有关，还与过去的输入状态有关。
这使得时序逻辑电路能够处理和存储时序信息，实现对信号的控制和处理。
三、时序逻辑电路的特点1.存储信息能力：时序逻辑电路具有存储和处理时序信息的能力，可以记录和跟踪输入信号的变化。
2.响应速度：时序逻辑电路的响应速度较快，能够迅速地响应输入信号的变化。
3.可靠性：时序逻辑电路具有较高的可靠性，可以在恶劣环境下正常工作。
四、时序逻辑电路的应用领域时序逻辑电路在电子技术、计算机、通信等领域具有广泛的应用。
如触发器在时序电路中的作用，寄存器在计算机中的数据存储，计数器在数字电路中的计数等。
五、总结时序逻辑电路是一种具有存储和处理时序信息能力的电子电路。
通过分析时序逻辑电路的工作原理和特点，我们可以更好地理解和应用这类电路在实际工程中的作用。
第4章 时序逻辑电路
建立时间tsetup：输入信号D在时钟边沿到达前需稳定的时间
保持时间thold ：输入信号D在时钟边沿到达后需继续稳定的时间
20
2.4 D触发器
带使能端的D触发器：通过使能端EN信号来控制是否在时钟信号的触
发边沿进行数据的存储。
2选1
多路复用器
EN有效（=1） 选择外部D输入
EN无效（=0） 保持触发器当前的输出
D锁存器状态表、状态图和特征方程
状态转移表
D
Q*
0
1
0
1
D锁存器的时序图
特征方程：Q* = D（C=1）
状态图
D=1
D=0
0
1
D=1
D=0
D
C
Q
18
2.4 D触发器
由一对主、从D锁存器构成
主
D触发器符号
CLK
从
主锁存器
从锁存器
L
写入
不变
上升沿
锁存
开始写入
H
不变
写入
从锁存器只在时钟CLK的上升沿到来时采样主锁存器的输出QM的
• 输出逻辑模块G ：输出函数（现态和外部输入的逻辑函数）
Mealy型：输出依赖于当前状态和当前输入信号
Moore型：输出仅依赖于当前状态，和当前输入信号无关
输出=G(现态,输入)
标准脉冲信号
属于Mealy型时序逻辑电路
6
1.2 时序逻辑电路基本结构
Moore型：输出信号仅依赖于当前状态。
输出=G(现态)
在置位态下，若R输入变为高电平，则经过两级门延迟变为复位态
时序逻辑电路
第五章时序逻辑电路前面介绍的组合逻辑电路无记忆功能。
而时序逻辑电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，或者说与电路以前的输入状态有关，具有记忆功能。
触发器是时序逻辑电路的基本单元。
本章讨论的内容为时序逻辑电路的分析方法、寄存器和计数器的原理及应用。
第一节时序逻辑电路的分析一、概述1、时序逻辑电路的组成时序逻辑电路由组合逻辑电路和存储电路两部分组成，结构框图如图5-1所示。
图中外部输入信号用X（x1，x2，…，x n）表示；电路的输出信号用Y（y1，y，…，y m）表示；存储电路的输入信号用Z（z1，z2，…，z k）表示；存储电2路的输出信号和组合逻辑电路的内部输入信号用Q（q1，q2，…，q j）表示。
图5-1 时序逻辑电路的结构框图可见，为了实现时序逻辑电路的逻辑功能，电路中必须包含存储电路，而且存储电路的输出还必须反馈到输入端，与外部输入信号一起决定电路的输出状态。
存储电路通常由触发器组成。
2、时序逻辑电路逻辑功能的描述方法用于描述触发器逻辑功能的各种方法，一般也适用于描述时序逻辑电路的逻辑功能，主要有以下几种。
（1）逻辑表达式图5-1中的几种信号之间的逻辑关系可用下列逻辑表达式来描述：Y =F(X，Q n)Z =G(X，Q n)Q n+1=H(Z，Q n)它们依次为输出方程、状态方程和存储电路的驱动方程。
由逻辑表达式可见电路的输出Y不仅与当时的输入X有关，而且与存储电路的状态Q n有关。
（2）状态转换真值表状态转换真值表反映了时序逻辑电路的输出Y、次态Q n+1与其输入X、现态Q n的对应关系，又称状态转换表。
状态转换表可由逻辑表达式获得。
（3）状态转换图状态转换图又称状态图，是状态转换表的图形表示，它反映了时序逻辑电路状态的转换与输入、输出取值的规律。
（4）波形图波形图又称为时序图，是电路在时钟脉冲序列CP的作用下，电路的状态、输出随时间变化的波形。
应用波形图，便于通过实验的方法检查时序逻辑电路的逻辑功能。
时序逻辑电路
输出 F
0 0 0 0 0 1 0 1
/0
100
/0 /0
011
正常情况下，触发器状态在000～101循环， 但若由于干扰使电路的状态为110或111， 也可以在1、2个时钟后回到以上的主循环。
这称为电路具有自启动能力
例2.2
分析图示时序逻辑电路
解：状态表的另一种形式：
CP
0 1
Q3 Q2 Q1
0 0 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 1
0 0 0
0
可见，每来一个CP脉冲触发器作加1计算，每6个脉冲一个循环，所以这是一个6进 制加法计数器。
例2.2
分析图示时序逻辑电路
解：状态表的另一种 形式：
CP
0 1
Q3 Q2 Q1
0 0 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 1
F
0 0 0 0 0 1
画时序图：
CP Q1 Q2 Q3
J1 X J 2 XQ 1 K 1 XQ 2 K2 X
Q
n 1
JQ
n
KQn
得到各触发器的次态方程：
Q Q
n 1 1 n 1 2
X Q 1 XQ 2 Q 1 X Q 2 Q 1 XQ 2
例2.4
ቤተ መጻሕፍቲ ባይዱ
分析图示时序逻辑电路
Q Q
输入
X 0 0 0 0 1 1 1
时序逻辑电路
1 2 3 4 5 6 时序逻辑电路的基本概念 时序逻辑电路的分析 同步时序电路的设计 计数器 寄存器 算法状态机
时序逻辑电路
数字电路分为 1. 组合电路： 2. 时序电路：
电路在某一给定时刻的输出 还取决于前一时刻电路的状态
《数字电子技术》课程教学大纲
数字电子技术课程教学大纲(DIGITA1E1ECTRONICTECHNO1OGY)总学时数：56其中实验学时：0学分：3.5适用专业：电气工程与自动化专业一、课程的性质、目的和任务本课程是自动化专业的必修学科基础课程。
数字电子技术是电工、电子系列课程知识平台上的重要组成部分，是在电子技术方面入门性质的重要技术基础课。
其教学目的是使学生获得适应信息时代的电子技术方面的基本理论、基本知识和基本技能。
培养学生分析和解决问题的能力，为以后深入学习数字电子技术领域的相关内容和专业应用打好基础。
具体包括两方面：一是正确分析设计数字电路特别是集成电路的基础；二是进一步学习设计专用集成电路芯片的基础。
二、课程教学的基本要求在本课程学习中，要求学生掌握数字电子技术中的基本概念、基本原理和基本分析方法，其中包括：数字逻辑基础知识、逻辑门电路、组合逻辑电路的分析和设计、触发器时序逻辑电路的分析和设计、存储器和可编程逻辑器件、脉冲波形的产生和变换、数模和模数转换器的基本内容。
此外还应了解数字系统设计的一般方法。
三、课程的教学内容、重点和难点第一章数字逻辑概论(6学时)第一节数字逻辑电路概述(1)数字信号和数字电路的特点(2)数字电路的研究方法第二节数制(1)十进制数、二进制数、十六进制数的构成特点(2)非十进制数向十进制数转换及十六进制与二进制的相互转换的方法(3)十进制数向非十进制数转换的方法第三节二进制数的算术运算(1)无符号二进制数的算术运算(2)带符号二进制数的减法运算第四节编码(1)8421码内容及构成特点(2)2421码、5211码、循环码、余3循环码、ASC11码的构成特点及内容第五节基本逻辑运算第六节逻辑函数及其表示方法基本要求：(1)掌握数字信号与模拟信号的区别(2)掌握常用数制及其相互之间的转换(3)掌握原码、反码及补码的关系及转换(4)掌握8421码内容及构成特点；了解其它常用代码的构成特点重点难点：各种数制间相互转换，原码、反码及补码的概念及转换。
时序逻辑电路51概述52时序逻辑电路的状态转换表
数字电路与逻辑设计
④ 列状态表： 状态表的已知条件是电路的 外输入和各触发器的原状态；待求量是该时序电 路的原状态所对应的外输出和各触发器的新状态. ⑤ 根据状态表画状态图(或时序图)。并分 析电路的逻辑功能。 ⑥ 对该时序逻辑电路进行电路分析，检查 自启动性能。
数字电路与逻辑设计
例5.3.1：分析下图5.3.1所示同步时序电路
（2）写出次态方程：
Q 0 n 1 J 0 Q 0 n K 0 Q 0 n Q1 n 1 J1 Q1 n K1Q1 n
数字电路与逻辑设计
（3）列出状态转换真值表，见下表5.3.2所示。
输入 现状
Q 1n Q 0n
触发器输入
输出
次态
Q1n+1 Q0n+1
X 0
0 0 0
数字电路与逻辑设计
第五章 时序逻辑电路
5. 1 概述 5. 2 时序逻辑电路的状态转换表、状态转换 图和时序图 5. 3 同步时序逻辑电路的分析和设计方法 5. 4 异步时序电路的分析和设计方法 5. 5 几种常用的时序逻辑电路 5. 7 时序逻辑电路的VHDL描述
数字电路与逻辑设计
5.1概述
逻辑电路
数字电路与逻辑设计
图5.2.2 图5.1.3电路的时序图
数字电路与逻辑设计
5.3 同步时序电路的分析与设计
同步时序电路的分析，就是已知具体电路, 通过分析其工作状态变化的过程及输入与输出之 间的关系，从而弄清该电路的逻辑功能，并给出 适当的文字描述，以便正确地使用这些电路。
数字电路与逻辑设计
5.3.1 同步时序逻辑电路的分析方法 同步时序电路分析的一般步骤如下： ① 从给定的逻辑图中写出每个触发器的驱 动方程(亦即存储电路中每个触发器输入信号的 逻辑函数式)。 ② 把得到的这些驱动方程代入相应触发器 的特性方程，得出每个触发器的状态方程，从而 得到由这些状态方程组成的整个时序电路的状态 方程组。 ③ 根据逻辑图写出电路的输出方程。
时序逻辑电路
则，称为异步时序逻辑电路。
2
1.1 时序逻辑电路的分析
时序逻辑电路分析步骤为 根据电路，写出每个触发器的驱动方程（即触发器输入端逻辑函数表
达式）、电路的输出方程、每个触发器的时钟方程（即CP脉冲逻辑 函数表达式），如果是同步时序逻辑电路则可不写时钟方程。 将各触发器的驱动方程代入相应触发器的特性方程，得到各触发器的 状态方程（即各触发器次态 Qn1 的逻辑函数表达式）。 根据状态方程和输出方程，列出逻辑状态转换真值表或画出状态转换 图或画出时序波形图，以直观地反映该时序逻辑电路的状态变化规律。 若电路存在着无效状态（即电路未使用的状态），应检查电路能否自 启动。 文字叙述该时序逻辑电路的逻辑功能。
74LS192、74LS290等。现以74LS161为例，介绍其功能特点及
其应用。
74LS161为集成四位同步二进制加法计数器，其引脚图和逻辑
符号如图1.12所示。
11
4
2. 移位寄存器
移位寄存器除具有寄存数码的功能外还具有移位的功能。移位
功能是指在移位脉冲作用下使寄存器所存放的数码向左或向右逐位移
动。通过对数码的移位，可以实现数据的串行－并行的相互转换、数
值的运算及数据处理等。
5
1.3 计数器
数字电路中使用最多的时序逻辑电路就是计数器。计数器的应
用十分广泛，不仅能用于记录时钟脉冲的个数，还可用于分频、定时、
出C为进位信号。
7
该计数器的状态转换表如表1.5所示。
8
该三位二进制加法计数器的时序波形图如图1.8所示。
9
2. 十进制计数器
在十进制计数器中，广泛采用的是用四位二进制数表示一位十
进制数，即用四位二进制计数器构成一位十进制计数器，通常也称这
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时序逻辑电路51时序逻辑电路的基本概念1时序逻辑电路第5章时序逻辑电路5.1 时序逻辑电路的基本概念1.时序逻辑电路的结构及特点时序逻辑电路在任何时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关，触发器就是最简单的时序逻辑电路，时序逻辑电路中必须含有存储电路。
时序电路的基本结构如图5.1 所示，它由组合电路和存储电路两部分组成。
图5.1 时序逻辑电路框图时序逻辑电路具有以下特点：（1）时序逻辑电路通常包含组合电路和存储电路两个组成部分，而存储电路要记忆给定时刻前的输入输出信号，是必不可少的。
（2）时序逻辑电路中存在反馈，存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出。
2.时序逻辑电路的分类（1）按时钟输入方式时序电路按照时钟输入方式分为同步时序电路和异步时序电路两大类。
同步时序电路中，各触发器受同一时钟控制，其状态转换与所加的时钟脉冲信号都是同步的；异步时序电路中，各触发器的时钟不同，电路状态的转换有先有后。
同步时序电路较复杂，其速度高于异步时序电路。
（2）按输出信号的特点根据输出信号的特点可将时序电路分为米里（Mealy）型和摩尔（Moore）型两类。
米里型电路的外部输出Z既与触发器的状态Q n有关，又与外部输入X 有关。
而摩尔型电路的外部输出Z仅与触发器的状态Q n有关，而与外部输入X 无关。
（3）按逻辑功能时序逻辑电路按逻辑功能可划分为寄存器、锁存器、移位寄存器、计数器和节拍发生器等。
3.时序逻辑电路的逻辑功能描述方法描述一个时序电路的逻辑功能可以采用逻辑方程组（驱动方程、输出方程、状态方程）、状态表、状态图、时序图等方法。
这些方法可以相互转换，而且都是分析和设计时序电路的基本工具。
5.2 时序逻辑电路的分析方法和设计方法1.时序逻辑电路的分析步骤（1）首先确定是同步还是异步。
若是异步，须写出各触发器的时钟方程。
（2）写驱动方程。
（3）写状态方程（或次态方程）。
（4）写输出方程。
若电路由外部输出，要写出这些输出的逻辑表达式，即输出方程。
（5）列状态表（6）画状态图和时序图。
（7）检查电路能否自启动并说明其逻辑功能。
5.2.1 同步时序逻辑电路的设计方法1.同步时序逻辑电路的设计步骤设计同步时序电路的一般过程如图5.10所示。
图5.10 同步时序电路的设计过程5.3 寄存器和锁存器能够暂存数码（或指令代码）的数字部件称为寄存器。
寄存器根据功能可分为数码寄存器和移位寄存器两大类。
5.3.1 数码寄存器寄存器要存放数码，必须要存得进、记得住、取得出。
因此寄存器中除触发器外，通常还有一些控制作用的门电路相配合。
图5.17为由D触发器组成的4位数码寄存器。
在存数指令（CP脉冲上升沿）的作用下，可将预先加在各D触发器输入端的数码，存入相应的触发器中，并可从各触发器的Q端同时输出，所以称其为并行输入、并行输出的寄存器。
图5.17 4位数码寄存器数码寄存器的特点是：（1）在存入新数码时能将寄存器中的原始数码自动清除，即只需要输入一个接收脉冲，就可将数码存入寄存器中——单拍接收方式的寄存器。
（2）在接收数码时，各位数码同时输入，而各位输出的数码也同时取出，即并行输入、并行输出的寄存器。
（3）在寄存数据之前，应在R D端输入负脉冲清零，使各触发器均清零。
5.3.2 移位寄存器1.单向移位寄存器由D触发器构成的4位右移寄存器如图5.18所示。
CR为异步清零端。
左边触发器的输出接至相邻右边触发器的输入端D，输入数据由最左边触发器FF0的输入端D0接入。
图5.18 D触发器组成的4位右移寄存器除用D触发器外，也可用JK、RS触发器构成寄存器，只需将JK或RS触发器转换为D触发器功能即可。
但T触发器不能用来构成移位寄存器。
图5.20 D触发器组成的4位双向左移寄存器2.双向移位寄存器双向移位寄存器电路结构如图5.20 所示，将右移寄存器和左移寄存器组合起来，并引入控制端S便构成既可左移又可右移的双向移位寄存器。
5.3.3 锁存器1.锁存器原理锁存器又称自锁电路，是用来暂存数码的逻辑部件，如图5.21 所示是一位锁存器逻辑电路图，它与触发器的区别是：当使能信号到来时，输出随输入数码变化（相当于输出直接接到输入端）；当使能信号结束时，输出保持使能信号跳变时的状态不变。
图5.21 一位锁存器逻辑电路图2.锁存器集成电路介绍75 是4 位锁存器，它包括TTL系列中的54/7475 ，54/74LS75 和CMOS 系列中的54/74HC75、54/74HCT75 等。
其外引脚排列图如图5.22 所示。
图5.22 4位锁存器75外引脚排列图5.3.4 寄存器集成电路介绍1.集成移位寄存器74194集成移位寄存器74194如图5.23所示。
图5.23集成移位寄存器741942.集成移位寄存器的应用移位寄存器除了具有寄存数码和将数码移位的功能外，还可以构成各种计数器和分频器。
图5.24所示为4位右移寄存器构成的环形计数器。
图5.24 环形计数器图5.25 环形计数器时序图图5.26 用74194构成的环形计数器图5.27 用74194构成的扭环形计数器5.4 计数器能累计输入脉冲个数的时序部件叫计数器。
计数器不仅能用于计数，还可用于定时、分频和程序控制等。
计数器按计数进制可分为二进制计数器和非二进制计数器；按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器；按计数器中各触发器翻转是否与计数脉冲同步可分为同步计数器和异步计数器。
5.4.1 二进制计数器1.异步二进制计数器以3 位二进制加法计数器为例，逻辑图如图5.28 所示。
图5.28 JK触发器构成的3位异步二进制加法计数器图5.29 二进制加计数器的时序图图5.30 状态图图5.31 二进制减法计数器状态图图5.32 上升沿触发的二进制减法计数器时序图2.同步二进制计数器(1)同步二进制加法计数器由4个JK触发器组成的4位同步二进制加法计数器的逻辑图如图5.33所示，图中各触发器的时钟脉冲同时接计数脉冲CP，因而这是一个同步时序电路。
图5.33 4位同步二进制加法计数器的逻辑图由逻辑图知，各触发器的驱动方程分别为J=K0=1J=K1=Q01J=K2=Q0Q12J=K3=Q0Q1Q23图5.34 4位同步二进制加法计数器的时序图（2）同步二进制可逆计数器图5.35 二进制可逆计数器的逻辑图当加/减控制信号X=1时，FF1～FF3中的各J、K端分别与低位各触发器的Q 端相连，作加法计数；当加/减控制信号X=0时，FF1～FF3中的各J、K端分别与低位各触发器的Q端相连，作减法计数，实现了可逆计数器的功能。
5.4.2 十进制计数器1. 8421BCD码同步十进制加法计数器图5.36 所示为由4 个下降沿触发的JK触发器组成的8421BCD码同步十进制加法计数器的逻辑图。
它是在同步二进制加法计数器的基础上修改而成的。
图5.36 8421BCD码同步十进制加法计数器的逻辑图（1）写出驱动方程（2）写出JK触发器的特性方程（3）作状态转换表（4）作状态图及时序图（5）检查电路能否自启动图5.37 8421BCD同步十进制加法计数器的状态图图5.38 同步十进制加法计数器时序图2. 8421BCD码异步十进制加法计数器异步十进制计数器的逻辑电路图如图5.40所示，从图中可见，各触发器的时钟脉冲端不受同一脉冲控制，各个触发器的翻转除受J、K端控制外，还要看是否具备翻转的时钟条件，因此分析起来较复杂。
5.4.3 集成计数器介绍集成计数器种类很多，有同步的，也有异步的。
集成计数器功能比较完善，一般设有更多的附加功能，适用性强，使用也更方便。
1.异步集成计数器74290二- 五- 十进制异步加法计数器74290 的电路结构如图5.41 所示。
图5.40 8421BCD码异步十进制加法计数器的逻辑图逻辑功能示意图和引脚图如图5.42所示。
图5.4274290的逻辑功能示意图和引脚图2. 74290的应用74290通过输入输出端子的不同连接，可组成不同进制的计数器。
图5.43～图5.45分别是用74290组成的二进制、五进制和十进制计数器（箭头示出信号的输入输出端）。
图5.43 二进制计数器图5.44 五进制计数器图5.45 8421BCD十进制计数器利用反馈复位使计数器清零从而跳过无效状态构成所需进制计数器的方法，称为反馈复位法或反馈清零法。
当计数长度较长时，可将集成计数器级联起来使用。
3.同步集成计数器74161集成芯片74161 是同步的可预置4 位二进制加法计数器。
图5.48 分别是它的逻辑电路图和引脚图。
图5.48 74161的逻辑功能示意图和引脚图4. 74161的应用74161 是集成同步4 位二进制计数器，也就是模16 计数器，用它可构成任意进制计数器。
实现的方法有反馈复位法和反馈预置法。
5.5 节拍脉冲发生器节拍脉冲发生器就是用来产生在时间上有的先后顺序脉冲的一种时序电路，有时也称顺序脉冲发生器。
常见的顺序脉冲发生器有计数型和寄存器型两种。
1.计数型顺序脉冲发生器图5.54所示电路是计数型顺序脉冲发生器。
它由计数器和译码器两部分组成。
三个触发器FF2、FF1、FF0组成异步3位二进制加法计数器，8个与门组成3～8线译码器。
前者是时序电路，后者是组合电路。
图5.54节拍脉冲发生器逻辑图只要在计数器的输入端CP加入固定频率的脉冲，便可在P0～P7端依次得到输出脉冲信号，其波形如图5.55所示。
图5.55 节拍脉冲发生器逻辑图2.特殊计数器型顺序脉冲发生器将移位寄存器的输出通过一定方式反馈到串行输入端，可构成移位寄存器型计数器，由此可以组成移位寄存器型顺序脉冲发生器。
例如在介绍寄存器集成电路时所学的环形脉冲计数器、扭环形计数器（约翰逊计数器）等。
这种方案的优点是结构比较简单，从根本上消除竞争冒险。
缺点是使用的触发器数目比较多，同时还必须采用能自启动的反馈逻辑电路。