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/article.php?type=blog&itemid=781规则#1: 建立时序逻辑模型时，采用非阻塞赋值语句。
规则#2: 建立latch模型时，采用非阻塞赋值语句。
规则#3: 在always块中建立组合逻辑模型时，采用阻塞赋值语句。
规则#4: 在一个always块中同时有组合和时序逻辑时时，采用非阻塞赋值语句。
规则#5: 不要在一个always块中同时采用阻塞和非阻塞赋值语句。
规则#6: 同一个变量不要在多个always块中赋值。
规则#7: 调用$strobe系统函数显示用非阻塞赋值语句赋的值。
规则#8: 不要使用#0延时赋值。
组合逻辑1，敏感变量的描述完备性Verilog中，用always块设计组合逻辑电路时，1.1在赋值表达式右端参与赋值的所有信号都必须在always @(敏感电平列表)中列出, 1.2always中if语句的判断表达式必须在敏感电平列表中列出。
1.3**如果在赋值表达式右端引用了敏感电平列表中没有列出的信号，在综合时将会为没有列出的信号隐含地产生一个透明锁存器。
注：这是因为该信号的变化不会立刻引起所赋值的变化，而必须等到敏感电平列表中的某一个信号变化时，它的作用才表现出来即相当于存在一个透明锁存器，把该信号的变化暂存起来，待敏感电平列表中的某一个信号变化时再起作用，纯组合逻辑电路不可能作到这一点。
综合器会发出警告。
Example1:input a,b,c;reg e,d;always @(a or b or c)begine=d&a&b; /*d没有在敏感电平列表中,d变化时e不会立刻变化,直到a,b,c中某一个变化*/d=e |c;endExample2:input a,b,c;reg e,d;always @(a or b or c or d)begine=d&a&b; /*d在敏感电平列表中,d变化时e立刻变化*/d=e |c;end2, 条件的描述完备性如果if语句和case语句的条件描述不完备，也会造成不必要的锁存器。
verilog的代码规范和coding风格想要成为一名优秀的数字IC设计工程师需要哪些基本的专业知识呢？如下：1.半导体物理学、半导体器件物理学、基本的固体物理、半导体工艺与制造等物理学知识；2.电路分析、模拟电子线路、COMS模拟集成电路、专用集成电路基础等模拟IC知识；3.信号系统、数字信号处理、信道编码、通信原理等通信知识；4.C语言、汇编、C++、脚本（shell、tcl、perl）、Linux（我觉得如果懂kernel那就更好了）、体系结构、组成原理等计算机知识；5.各种EDA和编程调试工具的使用Modelsim、Debussy、quartus ii、Cadence、DC、vim等等（就数字方向而言用的最多的5种左右，模拟另当别论）；另外虚拟机什么的总得玩得转吧！6.当然最重要的还是我们亲爱的--verilog,不会verilog（当然VHDL也是一样的）那你会别的也算不上优秀的Digital IC Engineer！verilog语法并不复杂，只是初学者容易犯一些“类C”错误，总会不经意间将verilog写成了C语言，或者是没有使用并行思想，或者就是多处赋值等等问题。
如果我们克服了之前的一些小毛病，在这些之外，我们想更近一步提升自己的写代码水平、研发水平，而不是只做一个码农的话那么我们要做的就是：第一步：提高代码规范性，每个企业、研究所可能都有自己的一套代码书写规范，但是总的来说都有一些共性，而且往往这些共性的地方还特别多，一个没有代码规范的程序员不可能写出非常漂亮和优秀的程序，当然有了规范的代码后也不一定就能写出漂亮和优秀的程序，这是两码事。
代码规范之后的一个境界我觉得是优良的编程风格，编程风格不同于代码规范，编程风格在verilog中特别指代那些逻辑上的风格，同样的功能，使用不同的编程风格，代码综合面积可能是几倍的关系，这一点我深有体会，另外，人们不经意间的编码习惯可能会导致许多冗余代码，在verilog综合之后，这些冗余就会成为实实在在多出来的不必要的电路，他们或者是寄存器或者是没用的组合逻辑，虽然往往DC一类的综合工具会对代码综合进行优化，并且会根据综合脚本进行最大化的优化计算，但是工具毕竟是工具，他不可代替人类，很多冗余电路综合工具并没有办法进行优化，因为工具并不知道你的本意，也不可完全进行语意预测，而不必要的电路意味着更多的流片成本，更低的work效率和更多的功耗消耗，这些都不是我们想看到的，所以一个好的coding风格本身对于企业来说就是非常大的价值！！！当然我认为要培养良好的coding风格并不是一件容易的事，本身 verilog design == 电路设计，透过代码看电路这个能力并不是一蹴而就的，这需要我们的长期的学习和思考总结，就像模拟设计一样，往往这是一种经验！。
ASIAN MICROELECTRONICS CO.LTDVerilog编码规范From：项目管理部文档编号：AM-PMD038本规范规定了Verilog编码规范，即采用Verilog设计时的代码书写规范，本规范适用于逻辑芯片开发中使用Verilog语言作为RTL级设计语言电路描述规则（注释部分）关键词：Verilog HDL、注释摘要：本文档规定了在用Verilog HDL描述电路时注释要求。
一、在使用Verilog HDL描述电路时，为了增加电路的可读性，必须在电路中加入注释。
为了统一和规范设计，制定该规则。
二、Verilog HDL 模块结构：在用Verilog HDL描述电路时，基本结构如下：{注释1}module [模块名（端口名列表）][参数定义] //{注释2}[端口类型说明]//{注释3}[数据类型说明]//{注释4}{注释5}[描述体部]//{注释6}endmodule三、各部分注释具体要求：1. 注释1：在module 语句以前；建立时间和设计人；ASIAN MICROELECTRONICS CO.LTD修改时间和修改人列表；描述模块的功能；仿真文件名；2. 注释2：参数定义以后。
每行只能定义一个参数；参数的含义；正常情况的取值；3. 注释3：端口类型说明以后。
每行只能说明一个端口；端口的信号含义；4. 注释4：数据类型说明以后。
每行只能说明一个数据；数据的具体含义；修改时间和修改人列表；5. 注释5：在每个always前；描述该块语句完成的功能；6. 注释6：关键的判断语句后；简单描述语句的功能；四、说明：1. 不得使用中文注释；2. 需要时使用参数化设计；3. 模块、端口和变量命名尽可能统一，且意义明确；4. 各描述体功能尽可能明确和单一；5. 对任何需存档的修改必须记录在设计文挡中。
ASIAN MICROELECTRONICS CO.LTD 电路描述规则（代码部分） 大类 编号规则要素 1低电平有效的信号，信号名后缀“_n ” 2模块名小写 // 对AM0202不作要求。
Verilog代码书写规范2.5.1 信号命名规则信号命名规则在团队开发中占据着重要地位，统一、有序的命名能大幅减少设计人员之间的冗余工作，还可便于团队成员代码的查错和验证。
比较著名的信号命名规则当推Microsoft 公司的“匈牙利”法，该命名规则的主要思想是“在变量和函数名中加入前缀以增进人们对程序的理解”。
例如所有的字符变量均以ch为前缀，若是常数变量则追加前缀c。
信号命名的整体要求为：命名字符具有一定的意义，直白易懂，且项目命名规则唯一。
对于HDL设计，设计人员还需要注意以下命名规则。
1．系统级信号的命名系统级信号指复位信号，置位信号，时钟信号等需要输送到各个模块的全局信号。
系统信号以字符串sys或syn开头；时钟信号以clk开头，并在后面添加相应的频率值；复位信号一般以rst或reset开头；置位信号为st或set开头。
典型的信号命名方式如下所示：wire [7:0] sys_dout, sys_din;wire clk_32p768MHz;wire reset;wire st_counter;2．低电平有效的信号命名低电平有效的信号后一律加下划线和字母n。
如：wire SysRst_n;wire FifoFull_n;3．过锁存器锁存后的信号经过锁存器锁存后的信号，后加下划线和字母r，与锁存前的信号区别。
如：信号CpuRamRd信号，经锁存后应命名为CpuRamRd_r。
低电平有效的信号经过锁存器锁存后，其命名应在_n后加r。
如：CpuRamRd_n信号，经锁存后应命名为CpuRamRd_nr多级锁存的信号，可多加r以标明。
如：CpuRamRd信号，经两级触发器锁存后，应命名为CpuRamRd_rr。
2.5.2 模块命名规则HDL语言的模块类似于C语言中的函数，可采用C语言函数的大多数规则。
模块的命名应该尽量用英文表达出其完成的功能。
遵循动宾结构的命名法则，函数名中动词在前，并在命名前加入函数的前缀，函数名的长度一般不少于2个字母。
一、工程建立规范：1、工程的组成：（1）一个顶层文件夹（2）顶层文件夹下，至少包括以下四个子文件夹a)project文件夹：存放ISE工程文件，包括ise、bit、mac等文件b)source文件夹：存放verilog源文件c)explain文件件：存放注释说明文档d)test文件夹：存放测试程序代码，可进一步分为软件调试程序、硬件调试程序2、工程的命令：（3）定层文件夹命令为top_xxx，xxx为工程的识别名称（4）顶层文件夹的子文件夹分别命名为：project、source、explain、test二、RTL CODE 规范1.标准的文件头在每一个版块的开头一定要使用统一的文件头，其中包括作者名，模块名，创建日期，概要，更改记录，版权等必要信息。
统一使用以下的文件头：// **************************************************************// COPYRIGHT(c)2005, Hislicon Technologies Co, Ltd// All rights reserved.//// IP LIB INDEX : IP lib index just sa UTOPIA_B// IP Name : the top module_name of this ip, usually, is same// as the small ip classified name just as UTOPIA// File name : file_name of the file just as “tx_fifo.v”// Module name : module_name of this file just as “TX_FIFO”// Full name : complete Emglish nme of this abbreviated//// Author : Athor/ID// Email : Author‟s email// Data :// Version : V 1.0////Abstract :// Called by : Father Module//// Modification history// ------------------------------------------------------------------------------------------------------// //// $Log$//// *********************************************************************2. 标准的module 格式(module 整体结构)对于模块的书写采用统一的格式便于项目内部成员的理解和维护，我们用批处理建立了一个MODULE模块，其内容解释如下：●端口定义按照输入，输出，双向的顺序：●模块名、模块例化名统一，例化名前加大写U_以区分（多次例化另加标识），三者关系：文件名：xxx .v (小写)模块名：Xxx （首字母大写）例化名：U1_xxx (首字母大写)IP 内部所有的模块名都要加IP名或者IP名简称作前缀，如USB_CTRL、USB_TX_FIFO。
Verilog编码规（仅供部使用）拟制: xxx 日期：xxx审核: 审核者日期：yyyy-mm-dd 批准: 批准者日期：yyyy-mm-dd所有侵权必究修订记录目录1命名规 (8)2代码编写规 (11)2.1 版面 (11)2.2 编写代码规 (12)3电路设计规则 (26)3.1 时钟 (26)3.2 复位 (27)3.3 避免LATCH (28)3.4 避免组合反馈 (29)3.5 赋值语句 (29)3.6 case语句和if-then-else语句 (29)3.7 状态机 (30)3.8 异步逻辑 (33)4模块划分 (33)5提高可移植性的编码风格 (34)5.1 采用参数化设计 (34)5.2 采用独立于工具平台和工艺库的设计 (35)5.3 尽量使用已经得到验证的IP (36)6其他一些设计建议 (36)7附件 (39)8参考文档： (46)基本原则：简单，一致，可重用。
●简单指尽量使用简单的语句，尽量使用简单的设计，尽量使用简单的时钟，尽量使用简单的复位。
●一致指尽量保持代码风格一致，尽量保持命名一致。
●可重用指有成熟的IP尽量使用IP，设计的代码要尽量可重用。
1命名规给信号命名就像给孩子取名字一样，有区别，有根源，有深度，还有一点，要简单，别冗长。
有区别指取名字不要一样，假如大家只有一个手机，那这个还能有什么用处？有根源指取名字要能象姓氏一样，让人一看就直到是家的后代而不是家的。
有深度就是取名字要有涵义，一,二,三虽然也是名字，但是请考虑一下被取名字人的感受。
简单点，几十个字母长的名字，打字的和看字的都累。
♦大小写规则：只有parameter，`define和module名称才能享受大写。
♦Module 名应与文件名保持一致（文件名是小写），假如不想在设计后面遇到麻烦的话。
♦不要尝试使用任何保留字，因为他们已经被保留了。
♦不要重复使用同样的名字去命名不同的数据。
♦（建议）对module名加”_LVx”的后缀，增强module名称的结构层次含义如：设计顶层为TOP LEVEL，即LEVEL1，命名为QTRxxxx_LV1；时钟模块，IO_PAD，CORE，为LEVEL2，命名为CLK_PROC_LV2等等；CORE子模块为LEVEL3，然后以此类推。
Verilog代码书写规范2.5.1 信号命名规则信号命名规则在团队开发中占据着重要地位，统一、有序的命名能大幅减少设计人员之间的冗余工作，还可便于团队成员代码的查错和验证。
比较著名的信号命名规则当推Microsoft 公司的“匈牙利”法，该命名规则的主要思想是“在变量和函数名中加入前缀以增进人们对程序的理解”。
例如所有的字符变量均以ch为前缀，若是常数变量则追加前缀c。
信号命名的整体要求为：命名字符具有一定的意义，直白易懂，且项目命名规则唯一。
对于HDL设计，设计人员还需要注意以下命名规则。
1．系统级信号的命名系统级信号指复位信号，置位信号，时钟信号等需要输送到各个模块的全局信号。
系统信号以字符串sys或syn开头；时钟信号以clk开头，并在后面添加相应的频率值；复位信号一般以rst或reset开头；置位信号为st或set开头。
典型的信号命名方式如下所示：wire [7:0] sys_dout, sys_din;wire clk_32p768MHz;wire reset;wire st_counter;2．低电平有效的信号命名低电平有效的信号后一律加下划线和字母n。
如：wire SysRst_n;wire FifoFull_n;3．过锁存器锁存后的信号经过锁存器锁存后的信号，后加下划线和字母r，与锁存前的信号区别。
如：信号CpuRamRd信号，经锁存后应命名为CpuRamRd_r。
低电平有效的信号经过锁存器锁存后，其命名应在_n后加r。
如：CpuRamRd_n信号，经锁存后应命名为CpuRamRd_nr多级锁存的信号，可多加r以标明。
如：CpuRamRd信号，经两级触发器锁存后，应命名为CpuRamRd_rr。
2.5.2 模块命名规则HDL语言的模块类似于C语言中的函数，可采用C语言函数的大多数规则。
模块的命名应该尽量用英文表达出其完成的功能。
遵循动宾结构的命名法则，函数名中动词在前，并在命名前加入函数的前缀，函数名的长度一般不少于2个字母。
Verilog编码规范（仅供内部使用）拟制: xxx 日期：xxx审核: 审核者日期：yyyy-mm-dd 批准: 批准者日期：yyyy-mm-dd版权所有侵权必究修订记录目录1命名规范 (8)2代码编写规范 (11)2.1 版面 (11)2.2 编写代码规范 (12)3电路设计规则 (26)3.1 时钟 (26)3.2 复位 (27)3.3 避免LATCH (28)3.4 避免组合反馈 (29)3.5 赋值语句 (29)3.6 case语句和if-then-else语句 (29)3.7 状态机 (30)3.8 异步逻辑 (33)4模块划分 (33)5提高可移植性的编码风格 (34)5.1 采用参数化设计 (34)5.2 采用独立于工具平台和工艺库的设计 (35)5.3 尽量使用已经得到验证的IP (36)6其他一些设计建议 (36)7附件 (39)8参考文档： (46)基本原则：简单，一致，可重用。
●简单指尽量使用简单的语句，尽量使用简单的设计，尽量使用简单的时钟，尽量使用简单的复位。
●一致指尽量保持代码风格一致，尽量保持命名一致。
●可重用指有成熟的IP尽量使用IP，设计的代码要尽量可重用。
1命名规范给信号命名就像给孩子取名字一样，有区别，有根源，有深度，还有一点，要简单，别冗长。
有区别指取名字不要一样，假如大家只有一个手机号码，那这个号码还能有什么用处？有根源指取名字要能象姓氏一样，让人一看就直到是张家的后代而不是李家的。
有深度就是取名字要有涵义，张一,张二,张三虽然也是名字，但是请考虑一下被取名字人的感受。
简单点，几十个字母长的名字，打字的和看字的都累。
♦大小写规则：只有parameter，`define和module名称才能享受大写。
♦Module 名应与文件名保持一致（文件名是小写），假如不想在设计后面遇到麻烦的话。
♦不要尝试使用任何保留字，因为他们已经被保留了。
♦不要重复使用同样的名字去命名不同的数据。
Verilog编码规范（仅供内部使用）拟制: xxx 日期：xxx审核: 审核者日期：yyyy-mm-dd 批准: 批准者日期：yyyy-mm-dd版权所有侵权必究修订记录目录1命名规范 (6)2代码编写规范 (8)2.1 版面 (8)2.2 编写代码规范 (8)3电路设计规则 (16)3.1 时钟 (16)3.2 复位 (17)3.3 避免LATCH (18)3.4 避免组合反馈 (18)3.5 赋值语句 (18)3.6 case语句和if-then-else语句 (18)3.7 状态机 (19)3.8 异步逻辑 (20)4模块划分 (21)5提高可移植性的编码风格 (21)5.1 采用参数化设计 (21)5.2 采用独立于工具平台和工艺库的设计 (22)5.3 尽量使用已经得到验证的IP (22)6其他一些设计建议 (22)7附件 (24)8参考文档： (28)基本原则：简单，一致，可重用。
●简单指尽量使用简单的语句，尽量使用简单的设计，尽量使用简单的时钟，尽量使用简单的复位。
●一致指尽量保持代码风格一致，尽量保持命名一致。
●可重用指有成熟的IP尽量使用IP，设计的代码要尽量可重用。
1命名规范给信号命名就像给孩子取名字一样，有区别，有根源，有深度，还有一点，要简单，别冗长。
有区别指取名字不要一样，假如大家只有一个手机号码，那这个号码还能有什么用处？有根源指取名字要能象姓氏一样，让人一看就直到是张家的后代而不是李家的。
有深度就是取名字要有涵义，张一,张二,张三虽然也是名字，但是请考虑一下被取名字人的感受。
简单点，几十个字母长的名字，打字的和看字的都累。
♦大小写规则：只有parameter，`define和module名称才能享受大写。
♦Module 名应与文件名保持一致（文件名是小写），假如不想在设计后面遇到麻烦的话。
♦不要尝试使用任何保留字，因为他们已经被保留了。
♦不要重复使用同样的名字去命名不同的数据。
