小数分频器的设计及其应用
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第
24卷 增刊
2005年
9月国 外 电 子 测 量 技 术ForeignElectronicMeasurementTechnologyVol.24,Suppl.
Sep.,2005
作者简介
:
尹佳喜
(
1981-)
,华中科技大学电气与电子工程学院
04级研究生
,研究方向电力电子与电力传动。研究与设计
小数分频器的设计及其应用
尹佳喜
(华中科技大学电气与电子工程学院 湖北武汉
430074)
摘要
:分频器是数字系统设计中最常见的电路之一
,在数字系统设计中
,经常需要对时钟进行小
数倍分频。本文给出了三种用于实现小数分频的方案
,并将三种方案进行了比较。在此基础上
,介
绍了小数分频器在直接数字频率合成技术和步进电机驱动速度控制中的两种常见应用。
关键词
:小数分频器 直接数字频率合成 步进电机 频率
TheDesignandApplicationofDecimalFractionFrequencyDivider
YinJiaxi
(
CollegeofElectricityandElectronicEngeneering,HuazhongUniversityofScienceandTechlonogy,Wuhan430074
,China)
Abstract:Frequencydivisionisoneofthemostcommoncircuitsinthedesignofdigitalsystem.
Generally,decimalfractionfrequencydivisionisneeded.Inthispaper,threemethodstorealizedeci2
malfractionfrequencydivisionaregiven,andthecomparisonamongthethreemethodsispresented.
ApplicationsofdecimalFractionFrequencydividerintheareasuchasdirectdigitalfrequencysyn2
thesistechnologyandsteppermotordrivespeedcontrollerareintroduced.
Keywords:decimalfractionfrequencydivider,directdigitalfrequencysynthesis(
DDS)
,steppermo2
tor,frequency.
0 引言
现代电子系统设计中
,数字电子系统所占的比例
越来越大
,现代电子系统发展的趋势是数字化和集成
化。而在数字系统中
,时钟是各模块协同工作的根本
保障
,特别是时序数字系统
,没有时钟根本无从工作。
在数字系统设计中
,经常需要对基准时钟进行不同倍
数的分频而得到各模块所需的时钟频率
,分频器是数
字系统设计中最常见的基本电路之一。
数字分频器一般有两类
:一类是脉冲波形均匀
分布的分频器
,即常规分频器
;另一类是脉冲波形不
均匀分布的分频器。常规分频器一般只能进行整数
倍分频
,且分频倍数须为偶数。但在某些场合
,时钟
源与所需的频率不成偶数倍数关系
,此时就需要波
形不均匀的分频器
,这种分频器除可进行整数倍分
频外
,还能进行小数倍分频
,从而可以得到相对连续
的频率输出
,可应用于很多数字系统中
,如直接数字
频率合成中输出波形的频率控制以及步进电机中转速的控制等。
1 几种小数分频器的设计方法
小数分频器的实现方法很多
,但其基本原理一
样
:在若干个分频周期中采取某种方法使某几个周
期少计一个或几个数
,即吞脉冲原理
,从而在整个计
数周期的总体平均意义上获得一个小数分频比。以
下简要说明三种比较常用的小数分频电路的原理及
设计方法
:
用
BCD比例乘法器
4527加法级联能对基频进
行
10n
/X倍分频
,其中
,n为
4527的级联级数
,X为
对
4527的置数
;积分分频器是比较常见的小数分频
器
,其基本原理是将小数分频比转换为整数比值
,再
采用计数器对输入时钟进行计数,根据计数值吞掉
一些脉冲
,从而得到所需的频率输出
;累加器分频则
是一种基于相位累加器基本原理的一种分频技术
,
将累加器最高位作为分频输出
,根据送入累加器中
不同的累加步长改变分频倍数。
© 1994-2009 China Academic Journal Electronic Publishing House. All rights reserved. http://www.cnki.net12 国 外 电 子 测 量 技 术第
24卷
1.1 采用
BCD乘法器4527实现
如图
1所示
,把
BCD比例乘法器
4527接成加
法级联方式
,CLK端输入基准时钟频率
f
in由晶振电
路提供
,高位置数
K
1,低位置数
K
2,在
10个
CLK
脉冲内
4527(
1)输出
K
1个脉冲
,同时由
INHOUT
禁止低位
4527(
2)对
CLK进行比例分配
,K
1个脉冲
直通
4527(
2)送出。
10个
CLK脉冲结束时
,IN2
HOUT发出脉冲允许
4527(
2)的
CLK进入
,则可
有一个脉冲插入。如此下去
,在
100个
CLK脉冲
内
,会有
10×
K
1个脉冲直通送出
,以及
10个
IN2
HOUT脉冲
,这样输出端
f
out便有
K
2个脉冲插入
,
共送出(
10K
1+K
2)个脉冲
,即输出时钟频率
:
f
out=(10
K
1+
K
2)
f
in/100(1)
图
14527级联的小数分频器
如同上述
,n级
4527级联
,预置数分别为
K
1,K
2,
……
,K
n后
,设
CLK时钟端输入的基准时钟频率为
f
in,则级联输出频率
:
f
out=
f
in(10n-1
×
K
1+10n-2
×
K
2+…
+10×
K
n-1+
K
n)
/10n
(
2)
其中为
n片
4527的预置数
,改变预置数即可方
便地改变输出频率。
2.2 积分分频器
积分分频器的设计首先需将小数分频比转换为
整数比值
,再采用计数器对输入时钟进行计数
,根据
计数值对输入时钟及插入脉冲进行选择分配
,从而
得到需要的频率输出脉冲
,如图
2所示。设
“
1010101010”代表
5kHz信号中的一段信号
,在同
样长的时间内设法得到另一脉冲串“
1010100000”
信号
,若其‘
0’、‘
1’宽度与
5kHz信号中的‘
0’、‘
1’
宽度相同
,即为输入时钟的宽度
,则可得到
3kHz的
时钟信号。这样
,多路选择器可在前三个周期选择
输入时钟直接输出
,而在后两个周期选择输出‘
0’
,
就可以得到脉冲串“
1010100000”
,从而完成
3/5倍
的分频
,得到
3kHz的信号。
1.3 累加器分频
在
DDS
技术中经常采用相位累加器来进行频图
2积分分频器原理图
率控制
,对于频率不变的输入基准时钟
,可采用对相
位累加器置不同的累加步长来得到不同的寻址速
率。从中得到启示
,也可采用累加器进行小数分频
,
如图
3所示。累加器由加法器与并行数据寄存器组
成
,频率控制字经数据转换模块转换为累加器的累
加步长
,将并行数据寄存器的高位作为时钟输出。
图
3累加器分频器
设输入时钟为频率
f
in,相位累加器的位数为
N,则
输出频率的分辨率(当送入的频率控制字
K为
1时
的输出频率)为
f
outmin=f
in
2
N(
3)
从式(
3)可看出
,在累加器位数足够高时
,最小
输出频率(频率分辨率)可接近零频。实际设计过程
中
,可根据分频倍数的要求来选择累加器的位数。
若设频率控制字为
K,则输出频率为
f
out=Kf
in
2
N(
4)
以上三种小数分频器各有其特点
,采用
4527的
分频电路比较复杂
,适用于频率为
10的幂的输入
;
积分分频器首先需把分频倍数转换为两整数之比
值
,故在使用中
,对分频倍数要求比较严格
,灵活性
受到一定限制
;累加器分频则对频率为
2的幂的输
入时钟分频效果比较好
,而且输出时钟有一定的抖
动
,但还是可以应用于一些特殊场合。
2 小数分频器的应用
小数分频器在数字系统设计中的应用非常广
泛
,经常是各个模块需要的频率不相同
,这就需要对
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