vhdl密码锁

电子与信息工程学院EDA课程设计报告（2011 —2012 学年第一学期）课程名称：EDA课程设计与实现班级：电子0903学号：姓名：指导教师：陈智萍2011年09月一、目的1.掌握VHDL语言的使用，学会用VHDL语言来编程解决实际问题；2.学会使用EDA开发软件设计小型综合电路，掌握仿真的技巧；3.学会应用开发系统实现硬件电路，检验电路的功能。

二、内容和要求用VHDL语言设计一个密码锁，用波形仿真验证其功能后，实现到GW48实验系统。

功能描述：用于模仿密码锁的工作过程。

完成密码锁的核心控制功能。

功能要求：设计一个密码锁，平时处于等待状态。

管理员可以设置或更改密码。

如果不预置密码，密码缺省为“1234”。

用户如果需要开锁，按相应的按键进入输入密码状态，输入4位密码，按下确定键后，若密码正确，锁打开；若密码错误，将提示密码错误，要求重新输入，三次输入都错误，将发出报警信号。

报警后，只有管理员作相应的处理才能停止报警。

用户输入密码时，若输入错误，在按下确定键之前，可以通过按取消键重新输入。

正确开锁后，用户处理完毕后，按下确定键，系统回到等待状态。

系统操作过程中，只要密码锁没有打开，如果60秒没有对系统操作，系统回到等待状态。

要求密码在输入过程中被依次显示，即先输入的为密码的第一位，总是显示在最左边。

用两个发光二极管模拟显示，其中一个显示当前的工作模式，灭表示用户模式，亮表示管理员模式；另外一个指示锁的状态，灭表示锁处于锁定，亮表示锁被开启。

注意：用两个按键实现密码输入，Key1选择输入的是第几位密码，KEY2输入密码数字。

功能描述：初始状态：初次使用密码锁时，要先用Reset键初始化。

初始状态下，用户密码为“1234”，管理员密码为“0000”。

用户开锁：默认情况下，密码锁处于用户使用状态。

如果当前为管理员状态，则按下user键回到用户状态。

用户开锁时，输入四位数用户密码，可以从out_code6的输出状态确定密码输入状态。

华南师范大学课程设计实验报告课程名称：可编程数字系统设计课程设计题目：电子密码锁*名：**学院：物理与电信工程学院专业：理综一班年级：2011学号：20112600104一、设计原理用VHDL设计电子密码锁方案：作为通用电子密码锁，主要由 3 个部分组成：数字密码按键输入电路、密码锁控制电路和密码锁显示电路，作为电子密码锁的输入电路。

可供选择的方案有数字机械式键盘和触摸式数字键盘等多种。

（1）密码锁输入电路包括时序产生电路、键盘检测电路、键盘消抖电路等几个小的功能电路。

（2）密码锁控制电路包括按键数据存储电路，恢复出厂密码、两次正确输入后可修改密码、密码核对，多次错误报警，清屏等几个小的功能电路。

（3）八段数码管显示电路主要将待显示数据的BCD码转换成数码器的八段显示驱动编码。

二、系统分析本次课程设计成功地设计了一个简单的数字电子密码锁，密码为 4 位。

将电子密码锁分为以下几个模块：按键消抖模块、密码锁逻辑控制模块和密码锁显示模块，实现了以下功能：(1)密码输入：KEY1按下一次，数码管上显示数字加一，相应位置输入密码加一(2)位置选择：KEY2按下一次，数码管选择位左移一位(3)密码确认：KEY3按下一次，比较外部输入密码与原密码，正确LED长亮，错误LED变暗，同时显示密码置0；(4)密码修改：正确输入两次密码后，按下KEY4一次，将当前输入设为新的密码；(5)清屏：KEY5按下一次，外部输入置0；(6)恢复出厂设置：连续按下KEY5三次后恢复出厂密码“1234”；三、程序设计1由于程序稍显庞大，故采取分层次设计的方法，顶层采用画图法设计，底层采用VHDL 语言进行设计。

顶层电路图如图1所示图1Xiao_dou模块为按键消抖模块，main为密码锁控制模块，yima为数码管显示译码模块。

Set_shuma端口为数码管段选端口，用于选择数码管。

Led端口为led灯端口，key1,key2,key3,key4,key5为五个按键接口，show_shuma端口为数码管位选选择端口。

vhdl实现数字密码锁密码锁应具有如下功能：密码预先存入寄存器中，开锁时，输入密码存入另一寄存器中，当按下“确定”键时，启动比较器，比较两个寄存器中的内容，当结果相同时Q＝1，LT绿灯亮，并开锁;当结果不同时Q＝0，LF红灯亮，不开锁。

用户需要修改密码时，先开锁，再按“设定密码”，清除预先存入的密码，通过键盘输入新的2位十进制码，按“确定”完成。

本次设计采用“自上而下”的设计方法，系统按照逻辑功能划分为两个大的模块：控制部分和处理部分。

根据上节的系统分析，这两个大的模块可分为几个小的功能模块。

其中处理部分包括时序产生电路、键盘扫描电路、键盘弹跳消除电路、键盘译码电路等几个小的功能电路。

密码锁控制电路包括按键数据的缓冲存储电路，密码的清楚、变更、存储、激活电锁电路（寄存器清除信号发生电路），密码核对（数值比较电路），解锁电路（开/关门锁电路）等几个小的功能电路。

键盘输入去抖电路的VHDL源程序DCFQ.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DCFQ ISPORT(CLK,CLRN,PRN,D:IN STD_LOGIC);Q:OUT STD_LOGIC);END ENTITY DCFQ;ARCHITECTURE ART OF DCFQ ISBEGINPROCESS (CLK,CLRN,PRN)BEGINIF CLRN=’0’AND PRN=’1’THENQ<=’0’;ELSIF CLRN=’1’AND PRN=’0’THENQ<=’1’;ELSIF CLK’EVENT AND CLK=’1’THENQ<=D;END IF;END PROCESS;END ARCHITECTURE ART;--DEBOUNCING.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;LIBRARY ALTERA;USE ALTER.MAXPLUS2.ALL;ENTITY DEBOUCING ISPORT(D_IN,CLK:IN STD_LOGIC;DD1,DD0,QQ1,QQ0:OUT_LOGIC;D_OUT,D_OUT1:OUT STD_LOGIC);END ENTITY DEBOUNCING;ARCHITECTURE ART OF DEBOUNCING ISCOMPONENT DCFQ ISPORT(CLK,CLRN,PRN,D:IN STD_LOGIC;Q:OUT STD_LOGIC);END COMPONENT DCFQ;SIGNAL VCC,INV_D:STD_LOGIC;SIGNAL Q0,Q1:STD_LOGIC;SIGNAL D1,D0:STD_LOGIC;BEGINVCC<=’1’;INV_D<=NOT D_IN;U1:CFQ PORT MAP(CLK=>CLK,CLRN=>INV_D,PRN=>VCC,D=>VCC,Q=>Q0);U2:CFQ PORT MAP(CLK=>CLK,CLRN=>Q0,PRN=>VCC,D=>VCC,D=>VCC,Q=>Q1); PROCESS (CLK)BEGINIF CLK’EVENT AND CLK=’1’THEND0<=NOT Q1;D1<=D0;END IF;END PROCESS;DD0<=D0;DD1<=D1;QQ1<=Q1;QQ0<=Q0;D_OUT<=NOT(D1 AND NOT D0);D_OUT1<=NOT Q1;END ARCHITECTURE ART--密码锁输入电路--KEYBOARD.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSINGNED.ALL;ENTITY KEYBOARD ISPORT(CLK_1K:IN STD_LOGIC;KEY_IN:IN STD_LOGIC_VECTOR(2 DOWNTO 0);CLK_SACN:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);DATA_N:OUT STD_LOGIC_VECTOR(3 DOWNTO );DATA_F:OUT STD_LOGIC_VECTOR(3 DOWNTO );FLAG_N:OUT STD_LOGIC;FLAG_F:OUT STD_LOGIC;CLK_CTR:OUT STD_LOGIC;CLK_DEBOUNCE:OUT STD_LOGIC);END ENTITY KEYBOATD;ARCHITECTURE ART OF KEYBOARD ISCOMPONENT DEBOUNGING ISPORT(D_IN:IN STD_LOGIC;CLK: IN STD_LOGIC;D_OUT:OUT STD_LOGIC);END COMPONENT DEBOUNGING;SIGNAL CLK:STD_LOGIC;SIGNAL C_KEYBOARD:STD_LOGIC_VECTOR(1 DOWNTO 0); SIGNAL C_DEBOUNCE:STD_LOGIC;SIGNAL C:STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL N,F:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL FN,FF:STD_LOGIC;SIGNAL SEL:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN--内部连接DATA_N<=N;DATA_F<=F;FLAN_N<=FN;FLAN_F<=FF;CLK_CLR<=CLK;--扫描信号发生器COUNTER:BLOCK ISSIGNAL Q:STD_LOGIC_VECTOR(5 DOWNTO 0);SIGNAL SEL: STD_LOGIC_ VECTOR(3 DOWNTO 0); BEGINPROCESS(CLK_1K) ISBEGINIF CLK_1K’EVENT AND CLK_1K=’1’THENQ<=Q+1;ENDIF;C_DEBOUNCE<=Q(2);C_KEYBOARD<=Q(6 DOWNTO 5);--产生键扫描信号--C_DEBOUNCE<=Q(1);--C_KEYBOARD<=Q(5 DOWNTO 4);CLK<=Q(0);END PROCESS;CLK_DEBOUNG<=C_DEBOUNCE;SEL<=“1110”WHEN C_KEYBOARD=0 ELSE“1101”WHEN C_KEYBOARD=1 ELSE“1011”WHEN C_KEYBOARD=2 ELSE“0111”WHEN C_KEYBOARD=3 ELSE“1111”CLK_SCAN<=SEL;END BLOCK COUNTER;--键盘去抖DEBOUNUING :BLOCK ISBEGINU1: DEBOUNCING PORT MAP (D_IN=>KEY_IN(0),D_OUT=>C(0), CLK=>C_DEBOUNCE);U2: DEBOUNCING PORT MAP (D_IN=>KEY_IN(1),D_OUT=>C(1), CLK=>C_DEBOUNCE);U3: DEBOUNCING PORT MAP (D_IN=>KEY_IN(2),D_OUT=>C(2), CLK=>C_DEBOUNCE);END BLOCK DEBOUNUING;--键盘译码KEY_DECODER:BLOCKSIGNAL Z:STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINZ<=C_KEYBOARD＆CIF CLK’EVENT AND CLK=’1’ THENCASE Z ISWHEN“11101”=>N<=“0000”;0WHEN“00011”=>N<=“0001”;1WHEN“00101”=>N<=“0010”;2WHEN“11101”=>N<=“0000”;3WHEN“01011”=>N<=“0100”;4WHEN“01101”=>N<=“0101”;5WHEN“01110”=>N<=“0110”;6WHEN“10101”=>N<=“0111”;7WHEN“10110”=>N<=“1000”;8WHEN“10110”=>N<=“1001”;9WHEN OTHERS =>N<=“1111”;END CASE;END IF;IF CLK’EVENT AND CLK=’1’ THENCASE Z ISWHEN“11011”=>F<=“0100”;WHEN“11110”=>F<=“0001”;WHEN OTHERS =>F<=“1000”;END CASE;END IF;END PROCESS;FN<=NOT(N(3) AND N(2) AND N(1) AND N(0);FF<=F(2) OR F(0);END BLOCK KEY_DECODER;END ARCHITECTURE ART;--密码控制电路的VHDL源程序--CTRL.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSINGED.ALL;ENTITY CTRL ISPORT(DATA_N:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DATA_F:IN STD_LOGIC_VECTOR(3 DOWNTO 0);FLAG_N:IN STD_LOGIC;FLAG_F:IN STD_LOGIC;CLK: IN STD_LOGIC;ENLOCK: OUT STD_LOGIC;DATA_BCD: OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END ENTTY CTRL;ARCHITECTURE ART OF CTRL ISSIGNAL ACC,REG:STD_LOGIC_VECTOR(15 DOWNTO 0); SIGNAL NC,REG:STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL RR2,CLR,BB,QA,QB:STD_LOGIC;SIGNAL R1,R0:STD_LOGIC;BEGINPROCESS(CLK)BEGINIF CLK’EVENT AND CLK=’1’THENR1<=R0;R0<=FLAG_F;END IF;RR2<=R1 AND NOT R0;CLR<=RR2;END PROCESS;--按键输入数据的存储、清零进程KEYIN_PROCESS:BLOCK ISSIGNAL RST ,D0,D1:STD_LOGIC;BEGINRST<=RR2;PROCESS(FLAG_N,RST)ISBEGINIF RST =’1’ THENACC<=“00000000”;NC<=“000”;ELSEIF FLAG_N’EVENT AND FLAG_N=’1’ THENIF NC<4 THENACC<=ACC(11 DOWNTO 0)＆DATA_N;NC<=NC+1;END IF;END IF;END IF;END PROCESS;END BLOCK KEYIN_PROCESS;--上锁、开锁控制LOCK_PROCESS:BLOCK ISBEGINPROCESS(CLK,DATA_F)ISBEGINIF(CLK’EVENT AND CLK=’1’)THEN IF NC=4 THENIF DATA_F(2)=’1’THENREG<=ACC;QA<=’1’;QB<=’0’;ELSIF DATA_F(0)=’1’THENIF REG=ACC THENQA<=’0’;QB<=’1’;END IF;ELSIF ACC=”10001000”QA<=’0’;QB<=’1’;END IF;END IF;END IF;END PROCESS;END BLOCK LOCK_PROCESS;ENLOCK<=QA AND NOT QB;DATA_BCD<=ACC;END ARCHITETURE ART;。

《基于VHDL语言和FPGA的电子密码锁》篇一一、引言随着科技的发展，电子密码锁已逐渐取代传统的锁具，成为了安全领域的重要组成部分。

而作为电子密码锁核心技术之一的FPGA（现场可编程门阵列）技术，以及VHDL语言编程的灵活性，更是对密码锁设计起到了重要的推动作用。

本文旨在详细探讨基于VHDL语言和FPGA的电子密码锁的设计与实现。

二、VHDL语言与FPGA概述VHDL（VHSIC Hardware Description Language）是一种硬件描述语言，用于描述电子系统的结构和行为。

而FPGA则是一种可编程逻辑器件，其内部由许多可配置的逻辑单元组成，通过编程可以实现各种复杂的数字电路功能。

将VHDL语言与FPGA相结合，可以实现电子密码锁的高效、灵活和可定制的设计。

三、电子密码锁的设计要求在基于VHDL语言和FPGA的电子密码锁设计中，首先需要明确设计要求。

这些要求包括：高安全性、易于使用、良好的扩展性以及低成本等。

此外，密码锁应能抵抗各种常见的攻击方式，如暴力破解等。

四、基于VHDL的密码锁设计与实现基于VHDL语言的电子密码锁设计主要分为几个模块：密码输入模块、解码模块、控制模块和输出模块等。

密码输入模块负责接收用户输入的密码；解码模块对输入的密码进行解码，判断其是否正确；控制模块根据解码结果控制输出模块的开关状态；而整个系统则由FPGA实现。

在VHDL编程中，需要详细描述各个模块的功能、接口以及它们之间的通信方式。

例如，密码输入模块应能接收一定长度的密码输入，并将其传递给解码模块。

解码模块则根据预设的算法对密码进行解码，并将结果传递给控制模块。

控制模块根据解码结果控制输出模块的开关状态，以实现密码锁的开启或关闭。

五、FPGA的实现与优化在FPGA上实现电子密码锁时，需要利用FPGA的编程工具进行编程和配置。

首先，将VHDL代码编译成可在FPGA上运行的二进制代码；然后，将二进制代码下载到FPGA中，实现对电子密码锁的硬件配置。